Décodeur MICROCHIP Viterbi

Caractéristiques

• Algorithme: Décodeur Viterbi
• Saisir: Entrée logicielle ou matérielle 3 bits ou 4 bits
• Méthode de décodage : Vraisemblance maximale
• Mise en œuvre: Série et parallèle
• Applications : Téléphones mobiles, communications par satellite, télévision numérique

Instructions d'utilisation du produit

Le décodeur Serial Viterbi traite les bits d’entrée individuellement de manière séquentielle. Suivez ces étapes pour utiliser le décodeur série :

• Fournissez les bits d’entrée séquentiellement au décodeur.
• Le décodeur mettra à jour les métriques de chemin et prendra des décisions pour chaque bit.
• Comprenez que le décodeur série peut être plus lent mais offre une complexité réduite et une utilisation moindre des ressources.
• Utilisez le décodeur série pour les applications privilégiant la taille, la consommation d'énergie et le coût plutôt que la vitesse.
• Le décodeur Parallel Viterbi traite plusieurs bits simultanément. Voici comment utiliser le décodeur parallèle :
• Fournissez simultanément plusieurs bits en entrée au décodeur pour un traitement parallèle.
• Le décodeur met à jour diverses métriques de chemin en parallèle, ce qui accélère le traitement.
• Notez que le décodeur parallèle offre un débit élevé au détriment d'une complexité et d'une utilisation des ressources accrues.
• Choisissez le décodeur parallèle pour les applications nécessitant un traitement rapide et un débit élevé, telles que les systèmes de communication en temps réel.

FAQ

Q : Que sont les codes convolutifs ?

R : Les codes convolutifs sont des codes correcteurs d'erreurs largement utilisés dans les systèmes de communication pour se protéger contre les erreurs de transmission.

Q : Comment fonctionne le décodeur Viterbi ?

R : Le décodeur Viterbi utilise l'algorithme de Viterbi pour identifier la séquence la plus probable de bits transmis en fonction du signal reçu, minimisant ainsi les erreurs de décodage.

Q : Quand dois-je choisir un décodeur série Viterbi plutôt qu’un décodeur parallèle ?

R : Optez pour un décodeur série lorsque vous privilégiez une complexité réduite, une utilisation moindre des ressources et une rentabilité. Il convient aux applications où la vitesse n’est pas la principale préoccupation.

Q : Dans quelles applications le décodeur Viterbi est-il couramment utilisé ?

R : Le décodeur Viterbi est largement utilisé dans les systèmes de communication modernes tels que les téléphones mobiles, les communications par satellite et la télévision numérique.

Introduction

Le Viterbi Decoder est un algorithme utilisé dans les systèmes de communication numérique pour décoder les codes convolutifs. Les codes convolutifs sont des codes correcteurs d'erreurs largement utilisés dans les systèmes de communication pour se protéger contre les erreurs introduites lors de la transmission.
Le décodeur Viterbi identifie la séquence la plus probable de bits transmis en fonction du signal reçu en utilisant l'algorithme de Viterbi, une approche de programmation dynamique. Cet algorithme considère tous les chemins de code potentiels pour calculer la séquence de bits la plus probable en fonction du signal reçu. Il sélectionne ensuite le chemin ayant la probabilité la plus élevée.
Le décodeur Viterbi est un décodeur à maximum de vraisemblance, qui minimise la probabilité d'erreur dans le décodage du signal reçu et est implémenté en série, occupant une petite zone, et en parallèle pour un débit plus élevé. Il est largement utilisé dans les systèmes de communication modernes, notamment les téléphones mobiles, les communications par satellite et la télévision numérique. Cette adresse IP accepte les entrées logicielles ou matérielles 3 bits ou 4 bits.
L'algorithme de Viterbi peut être implémenté en utilisant deux approches principales : série et parallèle. Chaque approche possède des caractéristiques et des applications distinctes, qui sont décrites ci-dessous.
Décodeur série Viterbi
Le décodeur Serial Viterbi traite les bits d'entrée individuellement, mettant à jour séquentiellement les métriques de chemin et prenant des décisions pour chaque bit. Cependant, en raison de son traitement en série, il a tendance à être plus lent que son homologue parallèle. Le décodeur série nécessite 69 cycles d'horloge pour générer une sortie en raison de sa mise à jour séquentielle de toutes les métriques d'état possibles et de la nécessité de remonter à travers le treillis pour chaque bit, ce qui entraîne un temps de traitement prolongé.
L'avantagetagL'avantage d'utiliser un décodeur série réside dans sa complexité généralement réduite et sa moindre utilisation des ressources matérielles, par rapport à un décodeur parallèle. Cela en fait un avantagetagune option idéale pour les applications dans lesquelles la taille, la consommation d’énergie et le coût sont plus critiques que la vitesse.
Décodeur Viterbi parallèle
Le décodeur Parallel Viterbi est conçu pour traiter simultanément plusieurs bits. Ceci est réalisé en employant des méthodologies de traitement parallèle pour mettre à jour simultanément diverses métriques de chemin. Un tel parallélisme entraîne une réduction significative du nombre de cycles d'horloge nécessaires pour générer une sortie, qui est de 8 cycles d'horloge.
La vitesse du décodeur parallèle se fait au prix d'une complexité et d'une utilisation des ressources accrues, nécessitant davantage de matériel pour mettre en œuvre les éléments de traitement parallèle, ce qui peut augmenter la taille et la consommation d'énergie du décodeur. Pour les applications nécessitant un débit élevé et un traitement rapide, telles que les systèmes de communication en temps réel, le décodeur Parallel Viterbi est souvent préféré.
En résumé, la décision entre l'utilisation d'un décodeur Viterbi série et parallèle dépend des exigences spécifiques de l'application. Dans les applications qui nécessitent un minimum de puissance, de coût et de vitesse, un décodeur série est généralement approprié. Cependant, pour les applications exigeant une vitesse et un débit élevés, où les performances sont essentielles, un décodeur parallèle est l'option privilégiée, même s'il est plus complexe et nécessite plus de ressources.

Résumé
Le tableau suivant répertorie un résumé des caractéristiques IP du décodeur Viterbi.
Tableau 1. Caractéristiques du décodeur Viterbi

Version de base	Ce document s'applique au Viterbi Decoder v1.1.
Familles d'appareils pris en charge	• SoC PolarFire® • PolarFire
Flux d'outils pris en charge	Nécessite Libero® SoC v12.0 ou versions ultérieures.
Licences	Le RTL crypté Viterbi Decoder est disponible gratuitement avec n'importe quelle licence Libero. RTL crypté : Un code RTL crypté complet est fourni pour le noyau, permettant au noyau d'être instancié avec SmartDesign. La simulation, la synthèse et la mise en page sont réalisées avec le logiciel Libero.

Caractéristiques
Viterbi Decoder IP présente les caractéristiques suivantes :

• Prend en charge des largeurs d'entrée douces de 3 bits ou 4 bits
• Prend en charge l'architecture série et parallèle
• Prend en charge les longueurs de traçage définies par l'utilisateur et la valeur par défaut est 20
• Prend en charge les types de données unipolaires et bipolaires
• Prend en charge un taux de code de 1/2
• Prend en charge la longueur de contrainte qui est de 7

Instructions d'installation

Le noyau IP doit être installé automatiquement dans le catalogue IP du logiciel Libero® SoC via la fonction de mise à jour du catalogue IP dans le logiciel Libero SoC, ou il est téléchargé manuellement à partir du catalogue. Une fois le cœur IP installé dans le catalogue IP du logiciel Libero SoC, il est configuré, généré et instancié dans SmartDesign pour être inclus dans le projet Libero.

Utilisation et performances des appareils (Poser une question)
L'utilisation des ressources pour Viterbi Decoder est mesurée à l'aide de l'outil Synopsys Synplify Pro et les résultats sont résumés dans le tableau suivant.
Tableau 2. Utilisation des périphériques et des ressources

Détails de l'appareil		Type de données	Architecture	Ressources		Performances (MHz)	RAM		Blocs mathématiques	puces globales
Famille	Appareil			LUT	DFF		LSRAM	uSRAM
SoC PolarFire®	MPFS250T	Unipolaire	En série	416	354	200	3	0	0	0
		Bipolaire	En série	416	354	200	3	0	0	0
		Unipolaire	Parallèle	13784	4642	200	0	0	0	0
		Bipolaire	Parallèle	13768	4642	200	0	0	0	1
Feu polaire	MPF300T	Unipolaire	En série	416	354	200	3	0	0	0
		Bipolaire	En série	416	354	200	3	0	0	0
		Unipolaire	Parallèle	13784	4642	200	0	0	0	0
		Bipolaire	Parallèle	13768	4642	200	0	0	0	1

Important: La conception est implémentée à l'aide de Viterbi Decoder en configurant les paramètres GUI suivants :

• Largeur des données logicielles = 4
• Longueur K = 7
• Taux de code = ½
• Longueur de traçage = 20

Configurateur IP du décodeur Viterbi

Configurateur IP du décodeur Viterbi (Poser une question)
Cette section fournit un aperçuview de l'interface du Viterbi Decoder Configurator et de ses différents composants.
Le configurateur Viterbi Decoder fournit une interface graphique pour configurer les paramètres et les paramètres d'un cœur IP Viterbi Decoder. Il permet à l'utilisateur de sélectionner des paramètres tels que la largeur des données logicielles, la longueur K, le taux de code, la longueur du traçage, le type de données, l'architecture, le banc de test et la licence. Les configurations clés sont décrites dans le Tableau 3-1.
La figure suivante fournit un aperçu détaillé view de l'interface du configurateur du décodeur Viterbi.
Figure 1-1. Configurateur IP du décodeur Viterbi

L'interface comprend également des boutons OK et Annuler pour confirmer ou annuler les configurations effectuées.

Description fonctionnelle

La figure suivante montre l'implémentation matérielle du décodeur Viterbi.
Figure 2-1. Implémentation matérielle du décodeur Viterbi

Ce module fonctionne sur DVALID_I. Lorsque DVALID_I est affirmé, les données respectives sont prises en entrée et le processus démarre. Cette IP a un tampon historique et, en fonction de cette sélection, IP prend le numéro de tampon sélectionné de DVALID_Is + Quelques cycles d'horloge pour générer la première sortie. Par défaut, le tampon historique est de 20. La latence entre l'entrée et la sortie du décodeur Parallel Viterbi est de 20 DVALID_Is + 14 cycles d'horloge. La latence entre l'entrée et la sortie du décodeur Serial Viterbi est de 20 DVALID_Is + 72 cycles d'horloge.

Architecture (Poser une question)
Viterbi Decoder récupère les données initialement fournies au codeur convolutif en trouvant le meilleur chemin à travers tous les états possibles du codeur. Pour une longueur de contrainte de 7, il y a 64 états. L'architecture se compose des blocs majeurs suivants :

• Unité métrique de branche (BMU)
• Unité métrique de chemin (PMU)
• Unité de traçabilité (TBU)
• Ajouter une unité de sélection de comparaison (ACSU)

La figure suivante montre l'architecture du décodeur Viterbi.
Figure 2-2. Architecture du décodeur de Viterbi

Le Décodeur Viterbi se compose de trois blocs internes qui s'expliquent comme suit :

1. Unité métrique de branche (BMU) : Le BMU calcule l'écart entre le signal reçu et tous les signaux potentiellement transmis, à l'aide de mesures telles que la distance de Hamming pour les données binaires ou la distance euclidienne pour les schémas de modulation avancés. Ce calcul évalue la similarité entre les signaux reçus et éventuellement transmis. Le BMU traite ces métriques pour chaque symbole ou bit reçu et transmet les résultats à l'unité de métrique de chemin.
2. Unité métrique de chemin (PMU) : La PMU, également connue sous le nom d'unité Add-Compare-Select (ACS), met à jour les métriques de chemin en traitant les métriques de branche de la BMU. Il garde une trace de la métrique cumulée du meilleur chemin pour chaque état dans le diagramme en treillis (une représentation graphique des transitions d'état possibles). La PMU ajoute la nouvelle métrique de branche à la métrique de chemin actuelle pour chaque état, compare tous les chemins menant à cet état et sélectionne celui avec la métrique la plus basse, indiquant le chemin le plus probable. Ce processus de sélection est effectué à chaque stage du treillis, ce qui donne lieu à une collection des chemins les plus probables, appelés chemins de survie, pour chaque état.
3. Unité de traçabilité (TBU) : La TBU est chargée d'identifier la séquence d'états la plus probable, suite au traitement des symboles reçus par la PMU. Pour ce faire, il retrace le treillis à partir de l'état final avec la métrique de chemin la plus basse. Le TBU démarre à partir de l'extrémité de la structure en treillis et remonte les chemins survivants à l'aide de pointeurs ou de références, pour déterminer la séquence transmise la plus probable. La longueur du traçage est déterminée par la longueur de contrainte du code convolutif, ce qui a un impact à la fois sur la latence et la complexité du décodage. Une fois le processus de traçage terminé, les données décodées sont présentées en sortie, généralement avec les bits de queue ajoutés supprimés, qui étaient initialement inclus pour effacer le codeur convolutif.

Le décodeur Viterbi utilise ces trois unités pour décoder avec précision le signal reçu dans les données originales transmises, en corrigeant les erreurs ayant pu survenir lors de la transmission.
Réputé pour son efficacité, l’algorithme de Viterbi est la méthode standard de décodage des codes convolutifs au sein des systèmes de communication.
Deux formats de données sont disponibles pour le codage logiciel : unipolaire et bipolaire. Le tableau suivant répertorie les valeurs et les descriptions correspondantes pour l'entrée logicielle 3 bits.
Tableau 2-1. Entrées logicielles 3 bits

Description	Unipolaire	Bipolaire
Le plus fort 0	000	100
Relativement fort 0	001	101
Relativement faible 0	010	110
Le plus faible 0	011	111
Le plus faible 1	100	000
Relativement faible 1	101	001
Relativement fort 1	110	010
Le plus fort 1	111	100

Le tableau suivant répertorie le code de convolution standard.
Tableau 2-2. Code de convolution standard

Longueur de contrainte	Taux de sortie = 2
	Binaire	Octal
7	1111001	171
	1011011	133

Paramètres du décodeur Viterbi et signaux d'interface (Poser une question)
Cette section traite des paramètres du configurateur GUI du décodeur Viterbi et des signaux d'E/S.

Paramètres de configuration (Poser une question)
Le tableau suivant répertorie les paramètres de configuration utilisés dans l'implémentation matérielle du Viterbi Decoder. Ce sont des paramètres génériques et varient selon les exigences de l'application.
Tableau 3-1. Paramètres de configuration

Nom du paramètre	Description	Valeur
Largeur des données souples	Spécifie le nombre de bits utilisés pour représenter la largeur des données d'entrée logicielles	Sélectionnable par l'utilisateur qui prend en charge 3 et 4 bits
Longueur K	K est la longueur de contrainte du code convolutif	Fixé à 7
Taux de code	Indique le rapport entre les bits d'entrée et les bits de sortie	1/2
Longueur du traçage	Détermine la profondeur du treillis utilisé dans l'algorithme de Viterbi	La valeur définie par l'utilisateur est 20 par défaut.
Type de données	Permet aux utilisateurs de sélectionner le type de données d'entrée	Sélectionnable par l'utilisateur et prend en charge les options suivantes : • Unipolaire • Bipolaire
Architecture	Spécifie le type d'architecture d'implémentation	Prend en charge les types d’implémentation suivants : • Parallèle • Série

Signaux d'entrées et de sorties (Poser une question)
Le tableau suivant répertorie les ports d'entrée et de sortie du Viterbi Decoder IP.
Tableau 3-2. Ports d'entrée et de sortie

Nom du signal	Direction	Largeur	Description
SYS_CLK_I	Saisir	1	Signal d'horloge d'entrée
ARSTN_I	Saisir	1	Signal de réinitialisation d'entrée (réinitialisation asynchrone active-low)
DONNÉES_I	Saisir	6	Signal d'entrée de données (IDATA MSB 3 bits, QDATA LSB 3 bits)
DVALID_I	Saisir	1	Signal d'entrée de données valides
DONNÉES_O	Sortir	1	Sortie de données du décodeur Viterbi
DVALID_O	Sortir	1	Signal de sortie de données valides

Diagrammes de synchronisation

Cette section traite des chronogrammes du décodeur Viterbi.
La figure suivante montre le chronogramme du décodeur Viterbi qui s'applique à la configuration en mode série et parallèle.
Figure 4-1. Chronogramme

• Le décodeur série Viterbi nécessite un minimum de 69 cycles d'horloge (débit) pour générer la sortie.
• Pour calculer la latence du décodeur Serial Viterbi, utilisez l'équation suivante :
• Nombre de temps de tampon d'historique DVALID + 72 cycles d'horloge
• Par exempleample, si la longueur du tampon d'historique est définie sur 20, alors
• Latence = 20 valides + 72 cycles d'horloge
• Le décodeur parallèle Viterbi nécessite un minimum de 8 cycles d'horloge (débit) pour générer la sortie.
• Pour calculer la latence du décodeur Parallel Viterbi, utilisez l'équation suivante :
• Nombre de temps de tampon d'historique DVALID + 14 cycles d'horloge
• Par exempleample, si la longueur du tampon d'historique est définie sur 20, alors
• Latence = 20 valides + 14 cycles d'horloge

Important: Le chronogramme des décodeurs Série et Parallèle Viterbi est identique, à l'exception du nombre de cycles d'horloge requis pour chaque décodeur.

Simulation de banc d'essai

Commeample banc de test est fourni pour vérifier la fonctionnalité du Décodeur Viterbi. Pour simuler le cœur à l'aide du banc de test, effectuez les étapes suivantes :

1. Ouvrez l'application Libero® SoC, cliquez sur Catalogue > View > Windows > Catalogue, puis développez Solutions-Wireless. Double-cliquez sur Viterbi_Decoder, puis cliquez sur OK. La documentation associée à la propriété intellectuelle est répertoriée sous Documentation.
   Important: Si vous ne voyez pas l'onglet Catalogue, accédez à l'onglet View menu Windows, puis cliquez sur Catalogue pour le rendre visible.
2. Configurez l'adresse IP selon les exigences, comme indiqué dans la figure 1-1.
3. L'encodeur FEC doit être configuré pour tester le décodeur Viterbi. Ouvrez le catalogue et configurez l’adresse IP de l’encodeur FEC.
4. Accédez à l’onglet Hiérarchie de stimulus et cliquez sur Créer une hiérarchie.
5. Dans l’onglet Hiérarchie de stimulus, cliquez avec le bouton droit sur banc de test (vit_decoder_tb(vit_decoder_tb.v [work])), puis cliquez sur Simuler la conception pré-synth > Ouvrir de manière interactive.

Important: Si vous ne voyez pas l'onglet Hiérarchie des stimuli, accédez à View > Menu Windows et cliquez sur Stimulus Hierarchy pour le rendre visible.
L'outil ModelSim® s'ouvre avec le banc de test, comme le montre la figure suivante.
Figure 5-1. Fenêtre de simulation de l'outil ModelSim

Important

• Si la simulation est interrompue en raison de la limite de temps d'exécution spécifiée dans le fichier.do file, utilisez la commande run -all pour terminer la simulation.
• Après avoir exécuté la simulation, le banc de test génère deux files (fec_input.txt, vit_output.txt) et vous pouvez comparer les deux files pour une simulation réussie.

Historique des révisions (Poser une question)
L'historique des révisions décrit les modifications apportées au document. Les modifications sont répertoriées par révision, en commençant par la publication la plus récente.

Tableau 6-1. Historique des révisions

Révision	Date	Description
B	06/2024	Voici la liste des modifications apportées à la révision B du document : • Mise à jour du contenu de la section Introduction • Ajout du tableau 2 dans la section Utilisation et performances des appareils. • Ajout de la section 1. Configurateur IP du décodeur Viterbi • Ajout du contenu sur les blocs internes, mise à jour du tableau 2-1 et ajout du tableau 2-2 dans 2.1. Rubrique Architecture • Mise à jour du tableau 3-1 dans 3.1. Section Paramètres de configuration • Ajout de la figure 4-1 et d'une note dans la section 4. Chronogrammes • Mise à jour de la figure 5-1 dans 5. Section Simulation du banc d'essai
A	05/2023	Version initiale

Prise en charge des micropuces FPGA

Le groupe de produits Microchip FPGA soutient ses produits avec divers services de support, y compris le service client, le centre de support technique client, un website et des bureaux de vente dans le monde entier. Les clients sont invités à consulter les ressources en ligne de Microchip avant de contacter l'assistance, car il est très probable que leurs questions aient déjà reçu une réponse.
Contactez le centre d'assistance technique via le website à www.microchip.com/support. Mentionnez le numéro de pièce du périphérique FPGA, sélectionnez la catégorie de cas appropriée et téléchargez la conception. files lors de la création d'un dossier de support technique.
Contactez le service client pour une assistance produit non technique, telle que la tarification des produits, les mises à niveau des produits, les informations de mise à jour, le statut de la commande et l'autorisation.

• Depuis l'Amérique du Nord, appelez le 800.262.1060
• Depuis le reste du monde, appelez le 650.318.4460
• Fax, de n'importe où dans le monde, 650.318.8044

Informations sur la puce

La micropuce Website
Microchip fournit une assistance en ligne via notre website à www.microchip.com/. Ce weble site est utilisé pour faire files et informations facilement accessibles aux clients. Voici quelques-uns des contenus disponibles :

• Assistance produit – Fiches techniques et errata, notes d'application et samples programmes, les ressources de conception, les guides d'utilisation et les documents de support matériel, les dernières versions de logiciels et les logiciels archivés
• Assistance technique générale - Foire aux questions (FAQ), demandes d'assistance technique, groupes de discussion en ligne, liste des membres du programme de partenariat de conception Microchip
• Activité de Microchip – Guides de sélection et de commande de produits, derniers communiqués de presse Microchip, liste des séminaires et événements, listes des bureaux de vente Microchip, distributeurs et représentants d'usines

Service de notification de changement de produit
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Pour vous inscrire, rendez-vous sur www.microchip.com/pcn et suivez les instructions d'inscription.
Assistance clientèle
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• Distributeur ou représentant
• Bureau de vente local
• Ingénieur Solutions Embarquées (ESE)
• Assistance technique

Les clients doivent contacter leur distributeur, leur représentant ou ESE pour obtenir de l'aide. Des bureaux de vente locaux sont également disponibles pour aider les clients. Une liste des bureaux de vente et des emplacements est incluse dans ce document.
Le support technique est disponible via le website à: www.microchip.com/support
Fonction de protection du code des appareils Microchip
Notez les détails suivants concernant la fonction de protection du code sur les produits Microchip :

• Les produits Microchip répondent aux spécifications contenues dans leur fiche technique Microchip particulière.
• Microchip estime que sa gamme de produits est sécurisée lorsqu'elle est utilisée de la manière prévue, dans le cadre des spécifications de fonctionnement et dans des conditions normales.
• Microchip valorise et protège agressivement ses droits de propriété intellectuelle. Les tentatives de violation des fonctions de protection du code du produit Microchip sont strictement interdites et peuvent enfreindre le Digital Millennium Copyright Act.
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