HDMI Arria 10 FPGA IP Design Example
Guide de l'utilisateurHDMI Intel® Arria 10 IP FPGA
Ex de conceptionample Guide de l'utilisateur
Mise à jour pour Intel®Quartus®
Suite de conception principale : 22.4
Version IP : 19.7.1

HDMI Intel® FPGA IP DesignExample Guide de démarrage rapide pour les appareils Intel® Arria® 10

Les appareils HDMI Intel® 10 disposent d'un banc d'essai de simulation et d'une conception matérielle qui prend en charge la compilation et les tests matériels.
Conception IP FPGA exampfichier pour Intel Arria®
Le HDMI Intel FPGA IP offre la conception suivante examples:

• Conception de retransmission HDMI 2.1 RX-TX avec mode de liaison à débit fixe (FRL) activé
• Conception de retransmission HDMI 2.0 RX-TX avec mode FRL désactivé
• Conception HDCP sur HDMI 2.0

Note: La fonctionnalité HDCP n'est pas incluse dans le logiciel Intel® Quartus Prime Pro Edition.
Pour accéder à la fonction HDCP, contactez Intel à https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
Lorsque vous générez une conception example, l'éditeur de paramètres crée automatiquement le files nécessaire pour simuler, compiler et tester la conception dans le matériel.
Figure 1. Étapes de développementInformations connexes
Guide de l'utilisateur HDMI Intel FPGA IP
1.1. Génération de la conception
Utilisez l'éditeur de paramètres HDMI Intel FPGA IP dans le logiciel Intel Quartus Prime pour générer l'ex de conceptionamples. Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services. * D'autres noms et marques peuvent être revendiqués comme la propriété d'autrui.
A commencer par le Nios® II EDS dans la version 19.2 du logiciel Intel Quartus Prime Pro Edition et la version 19.1 du logiciel Intel Quartus Prime Standard Edition, Intel a supprimé le composant Cygwin dans la version Windows* de Nios II EDS, en le remplaçant par le sous-système Windows* pour Linux (WSL). Si vous êtes un utilisateur Windows *, vous devez installer WSL avant de générer votre conception example.
Figure 2. Génération du flux de conception

1. Créez un projet ciblant la famille d'appareils Intel Arria 10 et sélectionnez l'appareil souhaité.
2. Dans le catalogue IP, recherchez et double-cliquez sur Protocoles d'interface ➤ Audio et vidéo ➤ HDMI Intel FPGA IP. La fenêtre Nouvelle variante IP ou Nouvelle variante IP s'affiche.
3. Spécifiez un nom de niveau supérieur pour votre variation IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .ip ou .qsys.
4. Cliquez sur OK. L'éditeur de paramètres apparaît.
5. Dans l'onglet IP, configurez les paramètres souhaités pour TX et RX.
6. Activez le paramètre Support FRL pour générer l'ex de conception HDMI 2.1ample en mode FRL. Désactivez-le pour générer l'ex de conception HDMI 2.0ample sans FRL.
7. Sur le Design Example, sélectionnez Arria 10 HDMI RX-TX Retransmit.
8. Sélectionnez Simulation pour générer le testbench, et sélectionnez Synthesis pour générer la conception matérielle example.Vous devez sélectionner au moins une de ces options pour générer la conception example files. Si vous sélectionnez les deux, le temps de génération est plus long.
9. Pour générer File Format, sélectionnez Verilog ou VHDL.
10. Pour Kit de développement cible, sélectionnez Kit de développement FPGA Intel Arria 10 GX. Si vous sélectionnez un kit de développement, le périphérique cible (sélectionné à l'étape 4) change pour correspondre au périphérique sur la carte cible. Pour le kit de développement FPGA Intel Arria 10 GX, le périphérique par défaut est 10AX115S2F4I1SG.
11. Cliquez sur Générer Example Conception.

Informations connexes
Comment installer le sous-système Windows* pour Linux* (WSL) sur le système d'exploitation Windows* ?
1.2. Simuler la conception
Le banc de test HDMI simule une conception de bouclage série d'une instance TX à une instance RX. Générateur de modèles vidéo interne, audio sampLe générateur de fichiers, le générateur de données à bande latérale et les modules générateurs de données auxiliaires pilotent l'instance HDMI TX et la sortie série de l'instance TX se connecte à l'instance RX dans le banc d'essai.
Figure 3. Flux de simulation de conception

1. Accédez au dossier de simulation souhaité.
2. Exécutez le script de simulation pour le simulateur pris en charge de votre choix. Le script compile et exécute le testbench dans le simulateur.
3. Analyser les résultats.

Tableau 1. Étapes pour exécuter la simulation

Simulateur	Directeur de travail	Instructions
Riviera-PRO*	/simulation/aldec	Dans la ligne de commande, tapez
		vsim -c -do aldec.do
ModèleSim*	/simulation/mentor	Dans la ligne de commande, tapez
		vsim -c -do mentor.do
VCS*	/simulation/synopsis/vcs	Dans la ligne de commande, tapez
		source vcs_sim.sh
VCSMX	/simulation/synopsis/ vcsmx	Dans la ligne de commande, tapez
		sourcevcsmx_sim.sh
Xcélium* Parallèle	/simulation/xcélium	Dans la ligne de commande, tapez
		source xcelium_sim.sh

Une simulation réussie se termine par le message suivant :
# SYMBOLES_PER_CLOCK = 2
# CIE = 4
# FRL_RATE = 0
# BPA = 0
# AUDIO_FREQUENCY (kHz) = 48
#AUDIO_CHANNEL = 8
# Passe de simulation
1.3. Compiler et tester la conception

Pour compiler et exécuter un test de démonstration sur le matériel example design, suivez ces étapes :

1. Assurez-vous que le matériel exampla génération du design est terminée.
2. Lancez le logiciel Intel Quartus Prime et ouvrez le fichier .qpf file.
   • Conception HDMI 2.1 exampfichier avec Support FRL activé : répertoire du projet/quartus/a10_hdmi21_frl_demo.qpf
   • Conception HDMI 2.0 exampfichier avec Support FRL désactivé : répertoire projeté/quartus/a10_hdmi2_demo.qpf
3. Cliquez sur Traitement ➤ Démarrer la compilation.
4. Après une compilation réussie, un .sof file sera généré dans le quartus/output_filerépertoire s.
5. Connectez-vous au port FMC intégré B (J2) :
   • Conception HDMI 2.1 exampfichier avec prise en charge FRL activée : Carte fille Bitec HDMI 2.1 FMC Rev 9
   Note: Vous pouvez sélectionner la révision de votre carte fille Bitec HDMI. Sous la conception Example, réglez HDMI Daughter Card Revision sur Revision 9, Revision ou pas de carte fille. La valeur par défaut est la révision 9.
   • Conception HDMI 2.0 exampfichier avec prise en charge FRL désactivée : Carte fille Bitec HDMI 2.0 FMC Rev 11
6. Connectez TX (P1) de la carte fille Bitec FMC à une source vidéo externe.
7. Connectez RX (P2) de la carte fille Bitec FMC à un récepteur vidéo externe ou à un analyseur vidéo.
8. Assurez-vous que tous les commutateurs de la carte de développement sont en position par défaut.
9. Configurez le périphérique Intel Arria 10 sélectionné sur la carte de développement à l'aide du fichier .sof généré file (Outils ➤ Programmeur ).
10. L'analyseur doit afficher la vidéo générée à partir de la source.

Informations connexes
Guide de l'utilisateur du kit de développement Intel Arria 10 FPGA
1.4. HDMI Intel FPGA Conception IP Examples paramètres
Tableau 2.
HDMI Intel FPGA Conception IP Example Paramètres pour les périphériques Intel Arria 10 Ces options sont disponibles uniquement pour les périphériques Intel Arria 10.

Paramètre	Valeur	Description
Modèle disponible Example
Sélectionnez le design	Retransmission Arria 10 HDMI RX-TX	Sélectionnez le design exampfichier à générer.

Ex de conceptionample Files
Simulation	Activé, désactivé	Activez cette option pour générer les files pour le banc de test de simulation.
Synthèse	Activé, désactivé	Activez cette option pour générer les files pour la compilation Intel Quartus Prime et la démonstration matérielle.

Format HDL généré
Générer File Format	Verilog, VHDL	Sélectionnez votre format HDL préféré pour la conception générée example fileensemble. Note: Cette option détermine uniquement le format de l'adresse IP de niveau supérieur générée files. Tous les autres files (par exemple examples bancs d'essai et top niveau files pour la démonstration matérielle) sont au format Verilog HDL

Kit de développement cible
Sélectionnez le tableau	Pas de kit de développement,	Sélectionnez la planche pour le design ciblé example.
	Kit de développement FPGA Arria 10 GX, Kit de développement personnalisé	• Aucun kit de développement : cette option exclut tous les aspects matériels de la conception, par exempleample. Le cœur IP définit toutes les affectations de broches sur les broches virtuelles. • Kit de développement FPGA Arria 10 GX : cette option sélectionne automatiquement l'équipement cible du projet pour qu'il corresponde à l'équipement de ce kit de développement. Vous pouvez modifier l'appareil cible à l'aide du Changer l'appareil cible paramètre si la révision de votre carte a une variante de périphérique différente. Le cœur IP définit toutes les affectations de broches en fonction du kit de développement.
		• Kit de développement personnalisé : cette option permet la conception example à tester sur un kit de développement tiers avec un FPGA Intel. Vous devrez peut-être définir vous-même les affectations de broches.

Dispositif cible
Changer l'appareil cible	Activé, désactivé	Activez cette option et sélectionnez la variante d'appareil préférée pour le kit de développement.

Conception HDMI 2.1 Example (Support FRL = 1)

La conception HDMI 2.1 exampLe fichier en mode FRL illustre une boucle parallèle d'instance HDMI comprenant quatre canaux RX et quatre canaux TX.
Tableau 3. Conception HDMI 2.1 Example pour les appareils Intel Arria 10

Ex de conceptionample	Débit de données	Mode canal	Type de bouclage
Retransmission Arria 10 HDMI RX-TX	• 12 Gbit/s (FRL) • 10 Gbit/s (FRL) • 8 Gbit/s (FRL) • 6 Gbit/s (FRL) • 3 Gbit/s (FRL) • <6 Gbit/s (TMDS)	Simplex	Parallèle avec tampon FIFO

Caractéristiques

• La conception instancie les tampons FIFO pour effectuer un passage direct du flux vidéo HDMI entre le récepteur et la source HDMI 2.1.
• La conception est capable de basculer entre le mode FRL et le mode TMDS pendant l'exécution.
• La conception utilise l'état de la LED pour le débogage précocetage.
• La conception est livrée avec des instances HDMI RX et TX.
• La conception illustre l'insertion et le filtrage de l'InfoFrame Dynamic Range and Mastering (HDR) dans le module de liaison RX-TX.
• La conception négocie le débit FRL entre le puits connecté à TX et la source connectée à RX. La conception passe par l'EDID du puits externe au RX intégré dans la configuration par défaut. Le processeur Nios II négocie la base de liaison sur la capacité du puits connecté à TX. Vous pouvez également basculer le commutateur embarqué user_dipsw pour contrôler manuellement les capacités TX et RX FRL.
• La conception comprend plusieurs fonctionnalités de débogage.
  L'instance RX reçoit une source vidéo du générateur vidéo externe, et les données passent ensuite par un bouclage FIFO avant d'être transmises à l'instance TX. Vous devez connecter un analyseur vidéo externe, un moniteur ou un téléviseur avec une connexion HDMI au cœur TX pour vérifier la fonctionnalité.

2.1. Schéma fonctionnel de conception de retransmission HDMI 2.1 RX-TX
La conception de retransmission HDMI RX-TX exampLe fichier illustre le bouclage parallèle en mode canal simplex pour HDMI 2.1 avec prise en charge FRL activée.
Figure 4. Schéma fonctionnel de retransmission HDMI 2.1 RX-TX2.2. Création d'une conception RX uniquement ou TX uniquementns
Pour les utilisateurs avancés, vous pouvez utiliser la conception HDMI 2.1 pour créer une conception TX ou RX uniquement.
Figure 5. Composants requis pour la conception RX uniquement ou TX uniquementPour utiliser des composants RX ou TX uniquement, supprimez les blocs non pertinents de la conception.
Tableau 4. Exigences de conception RX uniquement et TX uniquement

Exigences de l'utilisateur	Préserver	Retirer	Ajouter
Réception HDMI uniquement	Haut RX	• Haut émetteur • Liaison RX-TX • Sous-système CPU • Arbitre d'émetteur-récepteur	–
Émission HDMI uniquement	• Haut TX • Sous-système CPU	• Haut RX • Liaison RX-TX • Arbitre d'émetteur-récepteur	Générateur de modèles vidéo (module personnalisé ou généré à partir de la suite de traitement vidéo et image (VIP))

Outre les modifications RTL, vous devez également modifier le script main.c.
• Pour les conceptions HDMI TX uniquement, découplez l'attente de l'état de verrouillage HDMI RX en supprimant les lignes suivantes et remplacez-les par
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH );
tandis que (rx_hdmi_lock == 0) {
if (check_hpd_isr()) { pause; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH );
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH );
// Reconfigurer Tx après que rx soit verrouillé
si (rx_hdmi_lock == 1) {
si (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH );
tx_xcvr_reconfig(rx_frl_rate);
} autre {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• Pour les conceptions HDMI RX uniquement, ne conservez que les lignes suivantes dans le script main.c :
REDRIVER_INIT();
hdmi_rx_init();
2.3. Configuration matérielle et logicielle requise
Intel utilise le matériel et les logiciels suivants pour tester la conception example.
Matériel

• Kit de développement FPGA Intel Arria 10 GX
• Source HDMI 2.1 (générateur Quantum Data 980 48G)
• Évier HDMI 2.1 (analyseur Quantum Data 980 48G)
• Carte fille Bitec HDMI FMC 2.1 (Révision 9)
• Câbles HDMI 2.1 de catégorie 3 (testés avec un câble Belkin HDMI 48 2.1 Gbit/s)

Logiciel

• Logiciel Intel Quartus Prime Pro Edition version 20.1

2.4. Structure du répertoire
Les répertoires contiennent les fichiers générés files pour la conception HDMI Intel FPGA IP example.
Figure 6. Structure des répertoires pour Design ExampleTableau 5. RTL généré Files

Dossiers	Files/Sous-dossiers
commun	clock_control.ip
	clock_crosser.v
	dcfifo_inst.v
	edge_detector.sv
	fifo.ip
	sortie_buf_i2c.ip

	test_pattern_gen.v
	tpg.v
	tpg_data.v
gxb	gxb_rx.ip
	gxb_rx_reset.ip
	gxb_tx.ip
	gxb_tx_fpll.ip
	gxb_tx_reset.ip
hdmi_rx	hdmi_rx.ip
	hdmi_rx_top.v
	Panasonic.hex
hdmi_tx	hdmi_tx.ip
	hdmi_tx_top.v
i2c_esclave	i2c_avl_mst_intf_gen.v
	i2c_clk_cnt.v
	i2c_condt_det.v
	i2c_databuffer.v
	i2c_rxshifter.v
	i2c_slvfsm.v
	i2c_spksupp.v
	i2c_txout.v
	i2c_txshifter.v
	i2cslave_to_avlmm_bridge.v
svp	pll_hdmi_reconfig.ip
	pll_frl.ip
	pll_reconfig_ctrl.v
	pll_tmds.ip
	pll_vidclk.ip
	quartus.ini
rxtx_link	altera_hdmi_hdr_infoframe.v
	aux_mux.qsys
	aux_retransmit.v
	aux_src_gen.v
	ext_aux_filter.v

	rxtx_link.v
	scfifo_vid.ip
reconfigurer	mr_rx_iopll_tmds/
	mr_rxphy/
	mr_tx_fpll/
	altera_xcvr_functions.sv
	mr_compare.sv
	mr_rate_detect.v
	mr_rx_rate_detect_top.v
	mr_rx_rcfg_ctrl.v
	mr_rx_reconfig.v
	mr_tx_rate_detect_top.v
	mr_tx_rcfg_ctrl.v
	mr_tx_reconfig.v
	rcfg_array_streamer_iopll.sv
	rcfg_array_streamer_rxphy.sv
	rcfg_array_streamer_rxphy_xn.sv
	rcfg_array_streamer_txphy.sv
	rcfg_array_streamer_txphy_xn.sv
	rcfg_array_streamer_txpll.sv
SDC	a10_hdmi2.sdc
	jtag.sdc

Tableau 6. Simulation générée Files
Se référer à la Banc de test de simulation section pour plus d'informations

Dossiers	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
mentor	/mentor.do
	/msim_setup.tcl
synopsis	/vcs/fileliste.f
	/vcs/vcs_setup.sh

	/vcs/vcs_sim.sh
	/vcsmx/synopsys_sim_setup
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
xcélium	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
commun	/modelsim_files.tcl
	/rivière_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcélium_files.tcl
hdmi_rx	/hdmi_rx.ip
	/Panasonic.hex
hdmi_tx	/hdmi_tx.ip

Tableau 7. Logiciel généré Files

Dossiers	Files
tx_control_src Note: Le dossier tx_control contient également des doublons de ces files.	global.h
	hdmi_rx.c
	hdmi_rx.h
	hdmi_tx.c
	hdmi_tx.h
	hdmi_tx_read_edid.c
	hdmi_tx_read_edid.h
	intel_fpga_i2c.c
	intel_fpga_i2c.h
	principal c
	pio_read_write.c
	pio_read_write.h

2.5. Composants de conception
La conception HDMI Intel FPGA IP exampLe fichier se compose des composants de niveau supérieur communs et des composants supérieurs HDMI TX et RX.
2.5.1. Composants de transmission HDMI
Les composants supérieurs HDMI TX comprennent les composants de niveau supérieur du noyau TX et l'IOPLL, le contrôleur de réinitialisation PHY de l'émetteur-récepteur, le PHY natif de l'émetteur-récepteur, la PLL TX, la gestion de la reconfiguration TX et les blocs de mémoire tampon de sortie.
Figure 7. Composants supérieurs HDMI TXTableau 8. Composants supérieurs HDMI TX

Module	Description
Noyau de transmission HDMI	L'IP reçoit des données vidéo du niveau supérieur et effectue un codage de données auxiliaires, un codage de données audio, un codage de données vidéo, un brouillage, un codage TMDS ou une mise en paquets.
IOPLL	L'IOPLL (iopll_frl) génère l'horloge FRL pour le cœur TX. Cette horloge de référence reçoit l'horloge de sortie TX FPLL. Fréquence d'horloge FRL = débit de données par voie x 4 / (caractères FRL par horloge x 18)
Contrôleur de réinitialisation PHY de l'émetteur-récepteur	Le contrôleur de réinitialisation Transceiver PHY assure une initialisation fiable des émetteurs-récepteurs TX. L'entrée de réinitialisation de ce contrôleur est déclenchée à partir du niveau supérieur et génère le signal de réinitialisation analogique et numérique correspondant au bloc PHY natif de l'émetteur-récepteur en fonction de la séquence de réinitialisation à l'intérieur du bloc. Le signal de sortie tx_ready de ce bloc fonctionne également comme un signal de réinitialisation vers l'IP HDMI Intel FPGA pour indiquer que l'émetteur-récepteur est opérationnel et prêt à recevoir des données du noyau.
Émetteur-récepteur PHY natif	Bloc émetteur-récepteur dur qui reçoit les données parallèles du noyau HDMI TX et sérialise les données à partir de leur transmission. Note: Pour répondre à l'exigence d'inclinaison inter-canal HDMI TX, définissez l'option de mode de liaison de canal TX dans l'éditeur de paramètres PHY natif de l'émetteur-récepteur Intel Arria 10 sur Collage PMA et PCS. Vous devez également ajouter l'exigence de contrainte d'inclinaison maximale (set_max_skew) au signal de réinitialisation numérique du contrôleur de réinitialisation de l'émetteur-récepteur (tx_digitalreset) comme recommandé dans le Guide de l'utilisateur PHY de l'émetteur-récepteur Intel Arria 10.
PLL TX	Le bloc PLL de l'émetteur fournit l'horloge série rapide au bloc PHY natif de l'émetteur-récepteur. Pour cette conception HDMI Intel FPGA IP example, fPLL est utilisé comme TX PLL. TX PLL a deux horloges de référence. • L'horloge de référence 0 est connectée à l'oscillateur programmable (avec fréquence d'horloge TMDS) pour le mode TMDS. Dans cette conception example, l'horloge RX TMDS est utilisée pour se connecter à l'horloge de référence 0 pour le mode TMDS. Intel vous recommande d'utiliser un oscillateur programmable avec une fréquence d'horloge TMDS pour l'horloge de référence 0. • L'horloge de référence 1 est connectée à une horloge fixe de 100 MHz pour le mode FRL.
Gestion de la reconfiguration TX	• En mode TMDS, le bloc de gestion de reconfiguration TX reconfigure la PLL TX pour différentes fréquences d'horloge de sortie en fonction de la fréquence d'horloge TMDS de la vidéo spécifique. •En mode FRL, le bloc de gestion de reconfiguration TX reconfigure la PLL TX pour fournir l'horloge série rapide pour 3 Gbps, 6 Gbps, 8 Gbps, 10 Gbps et 12 Gbps selon le champ FRL_Rate du registre 0x31 SCDC. •Le bloc de gestion de la reconfiguration TX commute l'horloge de référence TX PLL entre l'horloge de référence 0 pour le mode TMDS et l'horloge de référence 1 pour le mode FRL.
Tampon de sortie	Ce tampon agit comme une interface pour interagir avec l'interface I2C des composants HDMI DDC et redriver.

Tableau 9. Débit de données et dépassements de l'émetteur-récepteurampfacteur de ling chaque plage de fréquences d'horloge

Mode	Débit de données	Oversampler 1 (2x oversample)	Oversampler 2 (4x oversample)	Oversample Facteur	OversampDébit de données (Mbps)
TMDS	250–1000	On	On	8	2000–8000
TMDS	1000–6000	On	Désactivé	2	2000–12000
FRL	3000	Désactivé	Désactivé	1	3000
FRL	6000	Désactivé	Désactivé	1	6000

FRL	8000	Désactivé	Désactivé	1	8000
FRL	10000	Désactivé	Désactivé	1	10000
FRL	12000	Désactivé	Désactivé	1	12000

Figure 8. Flux de séquence de reconfiguration TX2.5.2. Composants de réception HDMI
Les composants supérieurs HDMI RX comprennent les composants de niveau supérieur du noyau RX, l'esclave I²C en option et la RAM EDID, IOPLL, le contrôleur de réinitialisation PHY de l'émetteur-récepteur, le PHY natif RX et les blocs de gestion de reconfiguration RX.
Figure 9. Composants supérieurs de réception HDMITableau 10. Composants supérieurs de réception HDMI

Module	Description
Noyau de réception HDMI	L'IP reçoit les données série de l'émetteur-récepteur PHY natif et effectue l'alignement des données, le désalignement des canaux, le décodage TMDS, le décodage des données auxiliaires, le décodage des données vidéo, le décodage des données audio et le désembrouillage.
Esclave I2C	I2C est l'interface utilisée pour Sink Display Data Channel (DDC) et Status and Data Channel (SCDC). La source HDMI utilise le DDC pour déterminer les capacités et les caractéristiques du puits en lisant la structure de données Enhanced Extended Display Identification Data (E-EDID). Les adresses esclaves I8C 2 bits pour E-EDID sont 0xA0 et 0xA1. Le LSB indique le type d'accès : 1 pour la lecture et 0 pour l'écriture. Lorsqu'un événement HPD se produit, l'esclave I2C répond aux données E-EDID en lisant à partir de la puce Le contrôleur I2C esclave uniquement prend également en charge SCDC pour HDMI 2.0 et 2.1. L'adresse esclave I9C 2 bits pour le SCDC est 0xA8 et 0xA9. Lorsqu'un événement HPD se produit, l'esclave I2C effectue une transaction d'écriture ou de lecture vers ou depuis l'interface SCDC du cœur RX HDMI. Le processus de formation de liaison pour la liaison à débit fixe (FRL) se produit également via I2C. Lors d'un événement HPD ou lorsque la source écrit un débit FRL différent dans le registre FRL Rate (registres SCDC 0x31 bit[3:0]), le processus de formation de liaison démarre. Note: Ce contrôleur I2C esclave uniquement pour SCDC n'est pas requis si HDMI 2.0 ou HDMI 2.1 n'est pas prévu

RAM EDID

La conception stocke les informations EDID à l'aide de l'IP RAM 1 port. Un protocole de bus série standard à deux fils (horloge et données) (contrôleur esclave I2C uniquement) transfère la structure de données E-EDID conforme à CEA-861-D. Cette RAM EDID stocke les informations E-EDID. • En mode TMDS, la conception prend en charge le passage EDID de TX à RX. Pendant le passage EDID, lorsque le TX est connecté au récepteur externe, le processeur Nios II lit l'EDID à partir du récepteur externe et écrit dans la RAM EDID. • En mode FRL, le processeur Nios II écrit l'EDID préconfiguré pour chaque débit de liaison en fonction du paramètre HDMI_RX_MAX_FRL_RATE dans le script global.h. Utilisez les entrées HDMI_RX_MAX_FRL_RATE suivantes pour le taux FRL pris en charge : • 1 : 3G 3 voies • 2 : 6G 3 voies • 3  : 6G 4 voies • 4 : 8G 4 voies • 5 : 10G 4 voies (par défaut) • 6  : 12G 4 voies

IOPLL

Le HDMI RX utilise deux IOPLL. • Le premier IOPLL (pll_tmds) génère l'horloge de référence RX CDR. Cet IOPLL n'est utilisé qu'en mode TMDS. L'horloge de référence de cet IOPLL reçoit l'horloge TMDS. Le mode TMDS utilise cet IOPLL car le CDR ne peut pas recevoir d'horloges de référence inférieures à 50 MHz et la fréquence d'horloge TMDS est comprise entre 25 MHz et 340 MHz. Cet IOPLL fournit une fréquence d'horloge qui correspond à 5 fois l'horloge de référence d'entrée pour la plage de fréquences comprise entre 25 MHz et 50 MHz et fournit la même fréquence d'horloge que l'horloge de référence d'entrée pour la plage de fréquences comprise entre 50 MHz et 340 MHz. •Le deuxième IOPLL (iopll_frl) génère l'horloge FRL pour le cœur RX. Cette horloge de référence reçoit l'horloge CDR récupérée. Fréquence d'horloge FRL = débit de données par voie x 4 / (caractères FRL par horloge x 18)

Contrôleur de réinitialisation PHY de l'émetteur-récepteur	Le contrôleur de réinitialisation Transceiver PHY assure une initialisation fiable des émetteurs-récepteurs RX. L'entrée de réinitialisation de ce contrôleur est déclenchée par la reconfiguration RX et génère le signal de réinitialisation analogique et numérique correspondant au bloc PHY natif de l'émetteur-récepteur en fonction de la séquence de réinitialisation à l'intérieur du bloc.
PHY natif RX	Bloc émetteur-récepteur matériel qui reçoit les données série d'une source vidéo externe. Il désérialise les données série en données parallèles avant de transmettre les données au cœur HDMI RX. Ce bloc s'exécute sur Enhanced PCS pour le mode FRL. RX CDR a deux horloges de référence. • L'horloge de référence 0 est connectée à l'horloge de sortie de IOPLL TMDS (pll_tmds), qui est dérivée de l'horloge TMDS. • L'horloge de référence 1 est connectée à une horloge fixe de 100 MHz. En mode TMDS, RX CDR est reconfiguré pour sélectionner l'horloge de référence 0, et en mode FRL, RX CDR est reconfiguré pour sélectionner l'horloge de référence 1.
Gestion de reconfiguration RX	En mode TMDS, le bloc de gestion de reconfiguration RX implémente un circuit de détection de débit avec la PLL HDMI pour amener l'émetteur-récepteur RX à fonctionner à n'importe quel débit de liaison arbitraire allant de 250 Mbps à 6,000 XNUMX Mbps. En mode FRL, le bloc de gestion de reconfiguration RX reconfigure l'émetteur-récepteur RX pour qu'il fonctionne à 3 Gbit/s, 6 Gbit/s, 8 Gbit/s, 10 Gbit/s ou 12 Gbit/s selon le débit FRL dans le champ de registre SCDC_FRL_RATE (0x31[3:0]). Le bloc de gestion de reconfiguration RX bascule entre PCS/RX Standard pour le mode TMDS et Enhanced PCS pour le mode FRL. Figure 10 à la page 22.

Figure 10. Flux de séquence de reconfiguration RX
La figure illustre le flux de séquence de reconfiguration multi-débit du contrôleur lorsqu'il reçoit le flux de données d'entrée et la fréquence d'horloge de référence, ou lorsque l'émetteur-récepteur est déverrouillé.2.5.3. Blocs communs de niveau supérieur
Les blocs communs de niveau supérieur incluent l'arbitre d'émetteur-récepteur, les composants de liaison RX-TX et le sous-système CPU.
Tableau 11. Blocs communs de niveau supérieur

Module

Description

Arbitre émetteur-récepteur

Ce bloc fonctionnel générique empêche les émetteurs-récepteurs de se recalibrer simultanément lorsque les émetteurs-récepteurs RX ou TX dans le même canal physique nécessitent une reconfiguration. Le recalibrage simultané a un impact sur les applications où les émetteurs-récepteurs RX et TX dans le même canal sont affectés à des implémentations IP indépendantes. Cet arbitre d'émetteur-récepteur est une extension de la résolution recommandée pour fusionner TX simplex et RX simplex dans le même canal physique. Cet arbitre d'émetteur-récepteur aide également à fusionner et à arbitrer les requêtes de reconfiguration RX et TX mappées en mémoire d'Avalon® ciblant les émetteurs-récepteurs RX et TX simplex dans un canal, car le port d'interface de reconfiguration des émetteurs-récepteurs n'est accessible que séquentiellement. La connexion d'interface entre l'arbitre de l'émetteur-récepteur et les blocs de contrôleur de réinitialisation PHY/PHY natifs TX/RX dans cette conception exampLe fichier illustre un mode générique qui s'applique à toute combinaison IP utilisant l'arbitre émetteur-récepteur. L'arbitre d'émetteur-récepteur n'est pas nécessaire lorsque seul l'émetteur-récepteur RX ou TX est utilisé dans un canal. L'arbitre de l'émetteur-récepteur identifie le demandeur d'une reconfiguration via ses interfaces de reconfiguration mappées en mémoire Avalon et s'assure que le tx_reconfig_cal_busy ou rx_reconfig_cal_busy correspondant est déclenché en conséquence. Pour les applications HDMI, seul RX initie la reconfiguration. En canalisant la demande de reconfiguration mappée en mémoire d'Avalon via l'arbitre, l'arbitre identifie que la demande de reconfiguration provient du RX, qui empêche alors tx_reconfig_cal_busy de s'affirmer et permet à rx_reconfig_cal_busy de s'affirmer. Le déclenchement empêche l'émetteur-récepteur TX d'être déplacé involontairement en mode d'étalonnage. Note: Étant donné que HDMI ne nécessite qu'une reconfiguration RX, les signaux tx_reconfig_mgmt_* sont liés. De plus, l'interface mappée en mémoire Avalon n'est pas requise entre l'arbitre et le bloc TX Native PHY. Les blocs sont affectés à l'interface dans la conception example pour démontrer la connexion de l'arbitre d'émetteur-récepteur générique au contrôleur de réinitialisation PHY/PHY natif TX/RX

Liaison RX-TX

• La sortie des données vidéo et les signaux de synchronisation du noyau HDMI RX bouclent via un DCFIFO sur les domaines d'horloge vidéo RX et TX. • Le port de données auxiliaire du noyau HDMI TX contrôle les données auxiliaires qui traversent le DCFIFO par contre-pression. La contre-pression garantit qu'il n'y a pas de paquet auxiliaire incomplet sur le port de données auxiliaire. • Ce bloc effectue également un filtrage externe : — Filtre les données audio et le paquet de régénération d'horloge audio du flux de données auxiliaires avant de les transmettre au port de données auxiliaires du noyau HDMI TX. — Filtre l'InfoFrame High Dynamic Range (HDR) des données auxiliaires HDMI RX et insère un example HDR InfoFrame aux données auxiliaires du HDMI TX via le multiplexeur de streaming Avalon.

Sous-système CPU

Le sous-système CPU fonctionne comme contrôleurs SCDC et DDC, et contrôleur de reconfiguration source. • Le contrôleur SCDC source contient le contrôleur maître I2C. Le contrôleur maître I2C transfère la structure de données SCDC de la source FPGA au récepteur externe pour un fonctionnement HDMI 2.0. Par exempleample, si le flux de données sortant est de 6,000 2 Mbps, le processeur Nios II commande au contrôleur maître I1C de mettre à jour les bits TMDS_BIT_CLOCK_RATIO et SCRAMBLER_ENABLE du registre de configuration du puits TMDS à XNUMX. • Le même maître I2C transfère également la structure de données DDC (E-EDID) entre la source HDMI et le récepteur externe. • Le processeur Nios II sert de contrôleur de reconfiguration pour la source HDMI. La CPU s'appuie sur la détection de fréquence périodique du module de gestion de reconfiguration RX pour déterminer si le TX nécessite une reconfiguration. Le traducteur esclave mappé en mémoire Avalon fournit l'interface entre l'interface maître mappée en mémoire Avalon du processeur Nios II et les interfaces esclaves mappées en mémoire Avalon de l'IOPLL et de la PHY native TX de la source HDMI instanciée en externe. • Effectuez une formation de liaison via l'interface maître I2C avec un récepteur externe

2.6. Plage dynamique et mastering (HDR) Insertion et filtrage InfoFrame
La conception HDMI Intel FPGA IP exampLe fichier comprend une démonstration de l'insertion HDR InfoFrame dans un système de bouclage RX-TX.
La spécification HDMI version 2.0b permet la transmission de Dynamic Range et Mastering InfoFrame via le flux auxiliaire HDMI. Dans la démonstration, le bloc Auxiliary Packet Generator prend en charge l'insertion HDR. Il vous suffit de formater le paquet HDR InfoFrame prévu comme spécifié dans le tableau de la liste des signaux du module et l'insertion de l'InfoFrame HDR se produit une fois par image vidéo.
Dans cet exampconfiguration du fichier, dans les cas où le flux auxiliaire entrant inclut déjà HDR InfoFrame, le contenu HDR diffusé est filtré. Le filtrage évite la transmission d'InfoFrames HDR conflictuelles et garantit que seules les valeurs spécifiées dans le HDR Sample module de données sont utilisés.
Figure 11. Liaison RX-TX avec plage dynamique et maîtrise de l'insertion d'InfoFrame
La figure montre le schéma fonctionnel de la liaison RX-TX, y compris la plage dynamique et l'insertion d'InfoFrame de maîtrise dans le flux auxiliaire du noyau HDMI TX.Tableau 12. Signaux du bloc d'insertion de données auxiliaires (aux_retransmit)

Signal	Direction	Largeur	Description
Horloge et réinitialisation
clac	Saisir	1	Entrée d'horloge. Cette horloge doit être connectée à l'horloge vidéo.
réinitialiser	Saisir	1	Entrée de réinitialisation.

Signaux de paquets auxiliaires
tx_aux_data	Sortir	72	TX Sortie de paquet auxiliaire du multiplexeur.
tx_aux_valid	Sortir	1
tx_aux_ready	Sortir	1
tx_aux_sop	Sortir	1
tx_aux_eop	Sortir	1
rx_aux_data	Saisir	72	Les données auxiliaires RX sont transmises au module de filtrage de paquets avant d'entrer dans le multiplexeur.
rx_aux_valid	Saisir	1
rx_aux_sop	Saisir	1
rx_aux_eop	Saisir	1

Signal de contrôle
hdmi_tx_vsync	Saisir	1	HDMI TX Vidéo Vsync. Ce signal doit être synchronisé avec le domaine d'horloge de la vitesse de liaison. Le cœur insère l'InfoFrame HDR dans le flux auxiliaire au front montant de ce signal.

Tableau 13. Signaux du module de données HDR (altera_hdmi_hdr_infoframe)

Signal	Direction	Largeur	Description
hb0	Sortir	8	Octet d'en-tête 0 de l'InfoFrame Dynamic Range and Mastering : code de type InfoFrame.
hb1	Sortir	8	Octet d'en-tête 1 de l'InfoFrame Dynamic Range and Mastering : numéro de version de l'InfoFrame.
hb2	Sortir	8	Octet d'en-tête 2 de l'InfoFrame de plage dynamique et de maîtrise : longueur de l'InfoFrame.
pb	Saisir	224	Octet de données de l'InfoFrame Dynamic Range and Mastering.

Tableau 14. Plage dynamique et maîtrise des champs binaires du groupe d'octets de données InfoFrame

Champ de bits	Définition	Métadonnées statiques de type 1
7:0	Octet de données 1 : {5'h0, EOTF[2:0]}
15:8	Octet de données 2 : {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Octet de données 3 : Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Octet de données 4 : Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Octet de données 5 : Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Octet de données 6 : Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Octet de données 7 : Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Octet de données 8 : Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Octet de données 9 : Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Octet de données 10 : Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Octet de données 11 : Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Octet de données 12 : Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Octet de données 13 : Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Octet de données 14 : Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Octet de données 15 : Static_Metadata_Descriptor	point_blanc_x, LSB
127:120	Octet de données 16 : Static_Metadata_Descriptor	point_blanc_x, MSB
135:128	Octet de données 17 : Static_Metadata_Descriptor	point_blanc_y, LSB
143:136	Octet de données 18 : Static_Metadata_Descriptor	point_blanc_y, MSB
151:144	Octet de données 19 : Static_Metadata_Descriptor	max_display_mastering_luminance, LSB

159:152	Octet de données 20 : Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Octet de données 21 : Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Octet de données 22 : Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Octet de données 23 : Static_Metadata_Descriptor	Niveau de luminosité maximal du contenu, LSB
191:184	Octet de données 24 : Static_Metadata_Descriptor	Niveau de luminosité maximal du contenu, MSB
199:192	Octet de données 25 : Static_Metadata_Descriptor	Niveau d'éclairage moyen maximal, LSB
207:200	Octet de données 26 : Static_Metadata_Descriptor	Niveau d'éclairage moyen maximal, MSB
215:208	Réservé
223:216	Réservé

Désactivation de l'insertion et du filtrage HDR
La désactivation de l'insertion et du filtre HDR vous permet de vérifier la retransmission du contenu HDR déjà disponible dans le flux auxiliaire source sans aucune modification de la conception de la retransmission RX-TX, par exempleample.
Pour désactiver l'insertion et le filtrage HDR InfoFrame :

1. Définissez block_ext_hdr_infoframe sur 1'b0 dans rxtx_link.v file pour empêcher le filtrage de l'InfoFrame HDR du flux Auxiliaire.
2. Définir multiplexer_in0_valid de l'instance avalon_st_multiplexer dans altera_hdmi_aux_hdr.v file à 1'b0 pour empêcher le générateur de paquets auxiliaires de former et d'insérer des infoframes HDR supplémentaires dans le flux auxiliaire TX.

2.7. Flux du logiciel de conception
Dans le flux logiciel principal de conception, le processeur Nios II configure le paramètre de redriver TI et initialise les chemins TX et RX lors de la mise sous tension.
Figure 12. Flux logiciel dans le script main.c
Le logiciel exécute une boucle while pour surveiller les changements de puits et de source, et pour réagir aux changements. Le logiciel peut déclencher la reconfiguration TX, l'apprentissage de la liaison TX et commencer à transmettre la vidéo.
Figure 13. Organigramme d'initialisation du chemin TX Initialiser le chemin TXFigure 14. Organigramme d'initialisation du chemin RXFigure 15. Reconfiguration TX et organigramme de formation de liaisonFigure 16. Link Training LTS:3 Organigramme du processus à un taux FRL spécifiqueFigure 17. Organigramme de transmission vidéo HDMI TX2.8. Exécution de la conception dans différents taux FRL
Vous pouvez exécuter votre conception dans différents taux FRL, autres que le taux FRL par défaut du puits externe.
Pour exécuter la conception dans différents taux FRL :

1. Basculez le commutateur user_dipsw0 intégré sur la position ON.
2. Ouvrez le shell de commande Nios II, puis tapez nios2-terminal
3. Entrez les commandes suivantes et appuyez sur Entrée pour exécuter.

Commande	Description
h	Afficher le menu d'aide.
r0	Mettez à jour la capacité FRL maximale RX au taux FRL 0 (TMDS uniquement).
r1	Mettez à jour la capacité FRL maximale RX au taux FRL 1 (3 Gbit/s).
r2	Mettez à jour la capacité FRL maximale RX au taux FRL 2 (6 Gbit/s, 3 voies).
r3	Mettez à jour la capacité FRL maximale RX au taux FRL 3 (6 Gbit/s, 4 voies).
r4	Mettez à jour la capacité FRL maximale RX au taux FRL 4 (8 Gbit/s).
r5	Mettez à jour la capacité FRL maximale RX au taux FRL 5 (10 Gbit/s).
r6	Mettez à jour la capacité FRL maximale RX au taux FRL 6 (12 Gbit/s).
t1	TX configure le débit de liaison sur le débit FRL 1 (3 Gbps).
t2	TX configure le débit de liaison sur le débit FRL 2 (6 Gbit/s, 3 voies).
t3	TX configure le débit de liaison sur le débit FRL 3 (6 Gbit/s, 4 voies).
t4	TX configure le débit de liaison sur le débit FRL 4 (8 Gbps).
t5	TX configure le débit de liaison sur le débit FRL 5 (10 Gbps).
t6	TX configure le débit de liaison sur le débit FRL 6 (12 Gbps).

2.9. Schéma de pointage
Le schéma de synchronisation illustre les domaines d'horloge dans la conception HDMI Intel FPGA IP example.
Figure 18. Conception HDMI 2.1 Example schéma de pointageTableau 15. Signaux du schéma de synchronisation

Horloge	Nom du signal dans la conception	Description
Horloge de gestion	mgmt_clk	Une horloge 100 MHz fonctionnant librement pour ces composants : • Interfaces Avalon-MM pour la reconfiguration — La gamme de fréquences requise est comprise entre 100 et 125 MHz. • Contrôleur de réinitialisation PHY pour la séquence de réinitialisation de l'émetteur-récepteur — La gamme de fréquences requise est comprise entre 1 et 500 MHz. • Reconfiguration IOPLL — La fréquence d'horloge maximale est de 100 MHz. • Gestion de reconfiguration RX • Gestion de reconfiguration TX • CPU • Maître I2C
Horloge I2C	i2c_clk	Une entrée d'horloge de 100 MHz qui synchronise l'esclave I2C, les tampons de sortie, les registres SCDC et le processus de formation de liaison dans le cœur HDMI RX et la RAM EDID.
Horloge de référence TX PLL 0	tx_tmds_clk	Horloge de référence 0 à la PLL TX. La fréquence d'horloge est la même que la fréquence d'horloge TMDS attendue du canal d'horloge HDMI TX TMDS. Cette horloge de référence est utilisée en mode TMDS. Pour cette conception HDMI example, cette horloge est connectée à l'horloge RX TMDS à des fins de démonstration. Dans votre application, vous devez fournir une horloge dédiée avec une fréquence d'horloge TMDS à partir d'un oscillateur programmable pour de meilleures performances de gigue.

		Note: N'utilisez pas une broche RX d'émetteur-récepteur comme horloge de référence TX PLL. Votre conception ne s'adaptera pas si vous placez le refclk HDMI TX sur une broche RX.
Horloge de référence TX PLL 1	txfpll_refclk1/ rxphy_cdr_refclk1	Horloge de référence pour TX PLL et RX CDR, ainsi que IOPLL pour vid_clk. La fréquence d'horloge est de 100 MHz.
Horloge série TX PLL	tx_bonding_clocks	Horloge série rapide générée par TX PLL. La fréquence d'horloge est définie en fonction du débit de données.
Sortie d'horloge de l'émetteur-récepteur TX	tx_clk	Horloge de sortie récupérée à partir de l'émetteur-récepteur, et la fréquence varie en fonction du débit de données et des symboles par horloge. Fréquence de sortie de l'horloge de l'émetteur-récepteur TX = débit de données de l'émetteur-récepteur/largeur de l'émetteur-récepteur Pour cette conception HDMI example, l'horloge de sortie de l'émetteur-récepteur TX à partir du canal 0 horloge l'entrée principale de l'émetteur-récepteur TX (tx_coreclkin), l'horloge de référence de la vitesse de liaison IOPLL (pll_hdmi) et l'horloge de référence vidéo et FRL IOPLL (pll_vid_frl).
Horloge vidéo	tx_vid_clk/rx_vid_clk	Horloge vidéo au noyau TX et RX. L'horloge fonctionne à une fréquence fixe de 225 MHz.
Horloge FRL TX/RX	tx_frl_clk/rx_frl_clk	Horloge FRL pour les cœurs TX et RX.
Horloge RX TMDS	rx_tmds_clk	Canal d'horloge TMDS du connecteur HDMI RX et se connecte à un IOPLL pour générer l'horloge de référence pour l'horloge de référence CDR 0. Le cœur utilise cette horloge lorsqu'il est en mode TMDS.
Horloge de référence RX CDR 0	rxphy_cdr_refclk0	Horloge de référence 0 à RX CDR. Cette horloge est dérivée de l'horloge RX TMDS. La fréquence d'horloge RX TMDS est comprise entre 25 MHz et 340 MHz tandis que la fréquence d'horloge de référence minimale RX CDR est de 50 MHz. Un IOPLL est utilisé pour générer une fréquence d'horloge 5 pour l'horloge TMDS entre 25 MHz et 50 MHz et générer la même fréquence d'horloge pour l'horloge TMDS entre 50 MHz et 340 MHz.
Sortie d'horloge de l'émetteur-récepteur RX	rx_clk	Horloge de sortie récupérée à partir de l'émetteur-récepteur, et la fréquence varie en fonction du débit de données et de la largeur de l'émetteur-récepteur. Fréquence de sortie d'horloge de l'émetteur-récepteur RX = débit de données de l'émetteur-récepteur/largeur de l'émetteur-récepteur Pour cette conception HDMI example, l'horloge de sortie de l'émetteur-récepteur RX du canal 1 horloge l'entrée principale de l'émetteur-récepteur RX (rx_coreclkin) et l'horloge de référence FRL IOPLL (pll_frl).

2.10. Signaux d'interface
Les tableaux répertorient les signaux pour la conception HDMI exampfichier avec FRL activé.
Tableau 16. Signaux de niveau supérieur

Signal	Direction	Largeur	Description
Signal d'oscillateur embarqué
clk_fpga_b3_p	Saisir	1	Horloge de fonctionnement libre de 100 MHz pour l'horloge de référence de base.
refclk4_p	Saisir	1	Horloge de fonctionnement libre de 100 MHz pour l'horloge de référence de l'émetteur-récepteur.

Boutons-poussoirs et voyants utilisateur
utilisateur_pb	Saisir	3	Appuyez sur le bouton pour contrôler la fonctionnalité de conception HDMI Intel FPGA IP.
cpu_resetn	Saisir	1	Réinitialisation globale.
utilisateur_led_g	Sortir	8	Affichage LED verte. Se référer à Configuration matérielle à la page 48 pour plus d'informations sur les fonctions LED.
utilisateur_dipsw	Saisir	1	Commutateur DIP défini par l'utilisateur. Se référer à Configuration matérielle à la page 48 pour plus d'informations sur les fonctions des commutateurs DIP.

Broches de la carte fille HDMI FMC sur le port FMC B
fmcb_gbtclk_m2c_p_0	Saisir	1	Horloge HDMI RX TMDS.
fmcb_dp_m2c_p	Saisir	4	Horloge HDMI RX, canaux de données rouge, vert et bleu.
fmcb_dp_c2m_p	Sortir	4	Horloge HDMI TX, canaux de données rouge, vert et bleu.
fmcb_la_rx_p_9	Saisir	1	Détection de puissance HDMI RX + 5V.
fmcb_la_rx_p_8	Sortir	1	Détection de prise à chaud HDMI RX.
fmcb_la_rx_n_8	Saisir	1	HDMI RX I2C SDA pour DDC et SCDC.
fmcb_la_tx_p_10	Saisir	1	HDMI RX I2C SCL pour DDC et SCDC.
fmcb_la_tx_p_12	Saisir	1	Détection de prise à chaud HDMI TX.
fmcb_la_tx_n_12	Saisir	1	HDMI I2C SDA pour DDC et SCDC.
fmcb_la_rx_p_10	Saisir	1	HDMI I2C SCL pour DDC et SCDC.
fmcb_la_tx_n_9	Saisir	1	HDMI I2C SDA pour le contrôle du redriver.
fmcb_la_rx_p_11	Saisir	1	HDMI I2C SCL pour le contrôle du redriver.
fmcb_la_tx_n_13	Sortir	1	Émission HDMI +5 V Note: Disponible uniquement lorsque Carte fille Bitec HDMI Révision 9 est sélectionné.

Tableau 17. Signaux de niveau supérieur HDMI RX

Signal	Direction	Largeur	Description
Signaux d'horloge et de réinitialisation
mgmt_clk	Saisir	1	Entrée d'horloge système (100 MHz).
réinitialiser	Saisir	1	Entrée de réinitialisation du système.
rx_tmds_clk	Saisir	1	Horloge HDMI RX TMDS.
i2c_clk	Saisir	1	Entrée d'horloge pour interface DDC et SCDC.

Signaux d'horloge et de réinitialisation
rxphy_cdr_refclk1	Saisir	1	Entrée d'horloge pour l'horloge de référence RX CDR 1. La fréquence d'horloge est de 100 MHz.
rx_vid_clk	Sortir	1	Sortie d'horloge vidéo.
sys_init	Sortir	1	Initialisation du système pour réinitialiser le système à la mise sous tension.

Émetteur-récepteur RX et signaux IOPLL
rxpll_tmds_locked	Sortir	1	Indique que l'horloge TMDS IOPLL est verrouillée.
rxpll_frl_locked	Sortir	1	Indique que l'horloge FRL IOPLL est verrouillée.
rxphy_serial_data	Saisir	4	Données série HDMI vers RX Native PHY.
rxphy_prêt	Sortir	1	Indique que le RX Native PHY est prêt.
rxphy_cal_busy_raw	Sortir	4	Étalonnage RX Native PHY occupé vers l'arbitre de l'émetteur-récepteur.
rxphy_cal_busy_gated	Saisir	4	Signal occupé d'étalonnage de l'arbitre de l'émetteur-récepteur au RX Native PHY.
rxphy_rcfg_slave_write	Saisir	4	Reconfiguration de l'émetteur-récepteur Interface mappée en mémoire Avalon du PHY natif RX à l'arbitre de l'émetteur-récepteur.
rxphy_rcfg_slave_read	Saisir	4
rxphy_rcfg_slave_address	Saisir	40
rxphy_rcfg_slave_writedata	Saisir	128
rxphy_rcfg_slave_readdata	Sortir	128
rxphy_rcfg_slave_waitrequest	Sortir	4

Gestion de reconfiguration RX
rxphy_rcfg_busy	Sortir	1	Signal occupé de reconfiguration RX.
rx_tmds_freq	Sortir	24	Mesure de fréquence d'horloge HDMI RX TMDS (en 10 ms).
rx_tmds_freq_valid	Sortir	1	Indique que la mesure de fréquence d'horloge RX TMDS est valide.
rxphy_os	Sortir	1	Oversampfacteur ling : •0  : 1x oversamplingue • 1  : 5 fois plusamplingue
rxphy_rcfg_master_write	Sortir	1	Gestion de la reconfiguration RX Interface mappée en mémoire Avalon vers l'arbitre de l'émetteur-récepteur.
rxphy_rcfg_master_read	Sortir	1
rxphy_rcfg_master_address	Sortir	12
rxphy_rcfg_master_writedata	Sortir	32
rxphy_rcfg_master_readdata	Saisir	32
rxphy_rcfg_master_waitrequest	Saisir	1

Signaux de base HDMI RX
rx_vid_clk_locked	Saisir	1	Indique que vid_clk est stable.
rxcore_frl_rate	Sortir	4	Indique le taux FRL que le noyau RX exécute. • 0 : mode hérité (TMDS) • 1 : 3 Gbit/s 3 voies • 2 : 6 Gbit/s 4 voies • 3 : 6 Gbit/s 4 voies • 4 : 8 Gbit/s 4 voies • 5 : 10 Gbit/s 4 voies • 6 : 12 Gbit/s 4 voies • 7-15 : Réservé
rxcore_frl_locked	Sortir	4	Chaque bit indique la voie spécifique qui a atteint le verrouillage FRL. Le FRL est verrouillé lorsque le noyau RX réussit l'alignement, le redressement et le verrouillage de la voie. • Pour le mode à 3 voies, le verrouillage de voie est obtenu lorsque le noyau RX reçoit la réinitialisation du brouilleur (SR) ou le démarrage du super-bloc (SSB) pour chaque période de 680 caractères FRL pendant au moins 3 fois. • Pour le mode à 4 voies, le verrouillage de voie est obtenu lorsque le noyau RX reçoit la réinitialisation du brouilleur (SR) ou le démarrage du super-bloc (SSB) pour chaque période de 510 caractères FRL pendant au moins 3 fois.
rxcore_frl_ffe_levels	Sortir	4	Correspond au bit FFE_level dans le bit de registre SCDC 0x31 [7:4] dans le noyau RX.
rxcore_frl_flt_ready	Saisir	1	Confirme pour indiquer que le RX est prêt pour le démarrage du processus de formation de liaison. Lorsqu'il est affirmé, le bit FLT_ready dans le registre SCDC 0x40 bit 6 est également affirmé.
rxcore_frl_src_test_config	Saisir	8	Spécifie les configurations de test source. La valeur est écrite dans le registre SCDC Test Configuration du registre SCDC 0x35.
rxcore_tbcr	Sortir	1	Indique le rapport bit/horloge TMDS ; correspond au registre TMDS_Bit_Clock_Ratio dans le registre SCDC 0x20 bit 1. • Lors de l'exécution en mode HDMI 2.0, ce bit est activé. Indique le rapport bit/horloge TMDS de 40:1. • Lors de l'exécution en HDMI 1.4b, ce bit n'est pas affirmé. Indique le rapport bit/horloge TMDS de 10:1. • Ce bit n'est pas utilisé pour le mode FRL.
rxcore_scrambler_enable	Sortir	1	Indique si les données reçues sont cryptées ; correspond au champ Scrambling_Enable dans le registre SCDC 0x20 bit 0.
rxcore_audio_de	Sortir	1	Interfaces audio principales HDMI RX Se référer à la Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
rxcore_audio_data	Sortir	256
rxcore_audio_info_ai	Sortir	48

rxcore_audio_N	Sortir	20
rxcore_audio_CTS	Sortir	20
rxcore_audio_metadata	Sortir	165
rxcore_audio_format	Sortir	5
rxcore_aux_pkt_data	Sortir	72	Interfaces auxiliaires de base HDMI RX Se référer à la Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
rxcore_aux_pkt_addr	Sortir	6
rxcore_aux_pkt_wr	Sortir	1
rxcore_aux_data	Sortir	72
rxcore_aux_sop	Sortir	1
rxcore_aux_eop	Sortir	1
rxcore_aux_valid	Sortir	1
rxcore_aux_error	Sortir	1
rxcore_gcp	Sortir	6	Signaux de bande latérale du noyau HDMI RX Se référer à la Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
rxcore_info_avi	Sortir	123
rxcore_info_vsi	Sortir	61
rxcore_locked	Sortir	1	Ports vidéo principaux HDMI RX Remarque : N = pixels par horloge Se référer à la Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
rxcore_vid_data	Sortir	N*48 XNUMX
rxcore_vid_vsync	Sortir	N
rxcore_vid_hsync	Sortir	N
rxcore_vid_de	Sortir	N
rxcore_vid_valid	Sortir	1
rxcore_vid_lock	Sortir	1
rxcore_mode	Sortir	1	Ports de contrôle et d'état du noyau HDMI RX. Remarque : N = symboles par horloge Se référer à la Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
rxcore_ctrl	Sortir	N*6
rxcore_color_degree_sync	Sortir	2
hdmi_5v_detect	Saisir	1	Détection HDMI RX 5V et détection hotplug. Se référer au Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
hdmi_rx_hpd	Sortir	1
rx_hpd_trigger	Saisir	1

I2Signaux C
hdmi_rx_i2c_sda	Saisir	1	Interface HDMI RX DDC et SCDC.
hdmi_rx_i2c_scl	Saisir	1

Signaux RX EDID RAM
edid_ram_access	Saisir	1	Interface d'accès HDMI RX EDID RAM.

edid_ram_address	Saisir	8	Confirmez edid_ram_access lorsque vous souhaitez écrire ou lire à partir de la RAM EDID, sinon ce signal doit être maintenu bas. Lorsque vous affirmez edid_ram_access, le signal hotplug est désactivé pour autoriser l'écriture ou la lecture dans la RAM EDID. Lorsque l'accès à la RAM EDID est terminé, vous devez désactiver edid_ram_assess et le signal hotplug s'affirmer. La source lira le nouvel EDID en raison du basculement du signal hotplug.
edid_ram_write	Saisir	1
edid_ram_read	Saisir	1
edid_ram_readdata	Sortir	8
edid_ram_writedata	Saisir	8
edid_ram_waitrequest	Sortir	1

Tableau 18.Signaux de haut niveau HDMI TX

Signal	Direction	Largeur	Description
Signaux d'horloge et de réinitialisation
mgmt_clk	Saisir	1	Entrée d'horloge système (100 MHz).
réinitialiser	Saisir	1	Entrée de réinitialisation du système.
tx_tmds_clk	Saisir	1	Horloge HDMI RX TMDS.
txfpll_refclk1	Saisir	1	Entrée d'horloge pour l'horloge de référence TX PLL 1. La fréquence d'horloge est de 100 MHz.
tx_vid_clk	Sortir	1	Sortie d'horloge vidéo.
tx_frl_clk	Sortir	1	Sortie d'horloge FRL.
sys_init	Saisir	1	Initialisation du système pour réinitialiser le système à la mise sous tension.
tx_init_done	Saisir	1	Initialisation TX pour réinitialiser le bloc de gestion de reconfiguration TX et l'interface de reconfiguration de l'émetteur-récepteur.

Émetteur-récepteur TX et signaux IOPLL
txpll_frl_locked	Sortir	1	Indique que l'horloge de vitesse de liaison et l'horloge FRL IOPLL sont verrouillées.
txfpll_locked	Sortir	1	Indique que la PLL TX est verrouillée.
txphy_serial_data	Sortir	4	Données série HDMI du TX Native PHY.
txphy_ready	Sortir	1	Indique que le PHY natif TX est prêt.
txphy_cal_busy	Sortir	1	Signal occupé d'étalonnage PHY natif TX.
txphy_cal_busy_raw	Sortir	4	Signal d'occupation d'étalonnage vers l'arbitre de l'émetteur-récepteur.
txphy_cal_busy_gated	Saisir	4	Signal occupé d'étalonnage de l'arbitre de l'émetteur-récepteur au PHY natif TX.
txphy_rcfg_busy	Sortir	1	Indique que la reconfiguration TX PHY est en cours.
txphy_rcfg_slave_write	Saisir	4	Reconfiguration de l'émetteur-récepteur Interface mappée en mémoire Avalon du PHY natif TX à l'arbitre de l'émetteur-récepteur.
txphy_rcfg_slave_read	Saisir	4
txphy_rcfg_slave_address	Saisir	40
txphy_rcfg_slave_writedata Saisir 128 txphy_rcfg_slave_readdata Sortir 128 txphy_rcfg_slave_waitrequest Sortir 4

Gestion de la reconfiguration TX
tx_tmds_freq	Saisir	24	Valeur de fréquence d'horloge HDMI TX TMDS (en 10 ms).
tx_os	Sortir	2	Oversampfacteur ling : • 0 : 1x oversamplingue • 1  : 2 fois plusamplingue •2  : 8x oversamplingue
txphy_rcfg_master_write	Sortir	1	Gestion de la reconfiguration TX Interface mappée en mémoire Avalon vers l'arbitre de l'émetteur-récepteur.
txphy_rcfg_master_read	Sortir	1
txphy_rcfg_master_address	Sortir	12
txphy_rcfg_master_writedata	Sortir	32
txphy_rcfg_master_readdata	Saisir	32
txphy_rcfg_master_waitrequest	Saisir	1
tx_reconfig_done	Sortir	1	Indique que le processus de reconfiguration TX est terminé.

Signaux de base HDMI TX
tx_vid_clk_locked	Saisir	1	Indique que vid_clk est stable.
txcore_ctrl	Saisir	N*6	Interfaces de contrôle de base HDMI TX. Remarque : N = pixels par horloge Se référer à la Interfaces sources section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
txcore_mode	Saisir	1
txcore_audio_de	Saisir	1	Interfaces audio de base HDMI TX. Se référer à la Interfaces sources section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
txcore_audio_mute	Saisir	1
txcore_audio_data	Saisir	256
txcore_audio_info_ai	Saisir	49
txcore_audio_N	Saisir	20
txcore_audio_CTS	Saisir	20
txcore_audio_metadata	Saisir	166
txcore_audio_format	Saisir	5
txcore_aux_ready	Sortir	1	Interfaces auxiliaires de base HDMI TX. Se référer à la Interfaces sources section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
txcore_aux_data	Saisir	72
txcore_aux_sop	Saisir	1
txcore_aux_eop	Saisir	1

txcore_aux_valid	Saisir	1
txcore_gcp	Saisir	6	Signaux de bande latérale du noyau HDMI TX. Se référer à la Interfaces sources section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
txcore_info_avi	Saisir	123
txcore_info_vsi	Saisir	62
txcore_i2c_master_write	Saisir	1	Interface mappée en mémoire Avalon maître TX I2C vers le maître I2C à l'intérieur du noyau TX. Note: Ces signaux ne sont disponibles que lorsque vous allumez le Inclure I2C paramètre.
txcore_i2c_master_read	Saisir	1
txcore_i2c_master_address	Saisir	4
txcore_i2c_master_writedata	Saisir	32
txcore_i2c_master_readdata	Sortir	32
txcore_vid_data	Saisir	N*48 XNUMX	Ports vidéo HDMI TX core. Remarque : N = pixels par clockRef euh à la Interfaces sources section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
txcore_vid_vsync	Saisir	N
txcore_vid_hsync	Saisir	N
txcore_vid_de	Saisir	N
txcore_vid_ready	Sortir	1
txcore_vid_overflow	Sortir	1
txcore_vid_valid	Saisir	1
txcore_frl_rate	Saisir	4	Interfaces de registre SCDC.
txcore_frl_pattern	Saisir	16
txcore_frl_start	Saisir	1
txcore_scrambler_enable	Saisir	1
txcore_tbcr	Saisir	1

I2Signaux C
nios_tx_i2c_sda_in	Sortir	1	Interface maître TX I2C pour SCDC et DDC du processeur Nios II au tampon de sortie. Note: Si vous allumez le Inclure I2C paramètre, ces signaux seront placés à l'intérieur du noyau TX et ne seront pas visibles à ce niveau.
nios_tx_i2c_scl_in	Sortir	1
nios_tx_i2c_sda_oe	Saisir	1
nios_tx_i2c_scl_oe	Saisir	1
nios_ti_i2c_sda_in	Sortir	1	Interface maître TX I2C du processeur Nios II au tampon de sortie pour contrôler le redriver TI sur la carte fille Bitec HDMI 2.1 FMC.
nios_ti_i2c_scl_in	Sortir	1
nios_ti_i2c_sda_oe	Saisir	1
nios_ti_i2c_scl_oe	Saisir	1
hdmi_tx_i2c_sda	Saisir	1	Interfaces TX I2C pour les interfaces SCDC et DDC du tampon de sortie au connecteur HDMI TX.
hdmi_tx_i2c_scl	Saisir	1
hdmi_tx_ti_i2c_sda	Saisir	1	Interfaces TX I2C du tampon de sortie au redriver TI sur la carte fille Bitec HDMI 2.1 FMC.
hdmi_tx_ti_i2c_scl	Saisir	1

tx_hpd_req	Sortir	1	Interfaces de détection de hotplug HDMI TX.
hdmi_tx_hpd_n	Saisir	1

Tableau 19. Signaux de l'arbitre de l'émetteur-récepteur

Signal	Direction	Largeur	Description
clac	Saisir	1	Horloge de reconfiguration. Cette horloge doit partager la même horloge avec les blocs de gestion de reconfiguration.
réinitialiser	Saisir	1	Signal de réinitialisation. Cette réinitialisation doit partager la même réinitialisation avec les blocs de gestion de reconfiguration.
rx_rcfg_fr	Saisir	1	Signal d'activation de reconfiguration RX.
tx_rcfg_fr	Saisir	1	Signal d'activation de reconfiguration TX.
rx_rcfg_ch	Saisir	2	Indique quel canal doit être reconfiguré sur le noyau RX. Ce signal doit toujours rester affirmé.
tx_rcfg_ch	Saisir	2	Indique quel canal doit être reconfiguré sur le noyau TX. Ce signal doit toujours rester affirmé.
rx_reconfig_mgmt_write	Saisir	1	Reconfiguration Interfaces mappées en mémoire Avalon à partir de la gestion de la reconfiguration RX.
rx_reconfig_mgmt_read	Saisir	1
rx_reconfig_mgmt_address	Saisir	10
rx_reconfig_mgmt_writedata	Saisir	32
rx_reconfig_mgmt_readdata	Sortir	32
rx_reconfig_mgmt_waitrequest	Sortir	1
tx_reconfig_mgmt_write	Saisir	1	Reconfiguration Interfaces mappées en mémoire Avalon à partir de la gestion de la reconfiguration TX.
tx_reconfig_mgmt_read	Saisir	1
tx_reconfig_mgmt_address	Saisir	10
tx_reconfig_mgmt_writedata	Saisir	32
tx_reconfig_mgmt_readdata	Sortir	32
tx_reconfig_mgmt_waitrequest	Sortir	1
reconfigurer_écrire	Sortir	1	Reconfiguration des interfaces mappées en mémoire d'Avalon vers l'émetteur-récepteur.
reconfigurer_lire	Sortir	1
reconfigur_address	Sortir	10
reconfigur_writedata	Sortir	32
rx_reconfig_readdata	Saisir	32
rx_reconfig_waitrequest	Saisir	1
tx_reconfig_readdata	Saisir	1
tx_reconfig_waitrequest	Saisir	1

rx_cal_busy	Saisir	1	Signal d'état d'étalonnage de l'émetteur-récepteur RX.
tx_cal_busy	Saisir	1	Signal d'état d'étalonnage de l'émetteur-récepteur TX.
rx_reconfig_cal_busy	Sortir	1	Signal d'état d'étalonnage à la commande de réinitialisation PHY de l'émetteur-récepteur RX.
tx_reconfig_cal_busy	Sortir	1	Signal d'état d'étalonnage de la commande de réinitialisation PHY de l'émetteur-récepteur TX.

Tableau 20. Signaux de liaison RX-TX

Signal	Direction	Largeur	Description
vid_clk	Saisir	1	Horloge vidéo HDMI.
rx_vid_lock	Saisir	3	Indique l'état du verrouillage vidéo HDMI RX.
rx_vid_valid	Saisir	1	Interfaces vidéo HDMI RX.
rx_vid_de	Saisir	N
rx_vid_hsync	Saisir	N
rx_vid_vsync	Saisir	N
rx_vid_data	Saisir	N*48 XNUMX
rx_aux_eop	Saisir	1	Interfaces auxiliaires HDMI RX.
rx_aux_sop	Saisir	1
rx_aux_valid	Saisir	1
rx_aux_data	Saisir	72
tx_vid_de	Sortir	N	Interfaces vidéo HDMI TX. Remarque : N = pixels par horloge
tx_vid_hsync	Sortir	N
tx_vid_vsync	Sortir	N
tx_vid_data	Sortir	N * 48
tx_vid_valid	Sortir	1
tx_vid_ready	Saisir	1
tx_aux_eop	Sortir	1	Interfaces auxiliaires HDMI TX.
tx_aux_sop	Sortir	1
tx_aux_valid	Sortir	1
tx_aux_data	Sortir	72
tx_aux_ready	Saisir	1

Tableau 21. Signaux système du concepteur de plate-forme

Signal	Direction	Largeur	Description
cpu_clk_in_clk_clk	Saisir	1	Horloge du processeur.
cpu_rst_in_reset_reset	Saisir	1	Réinitialisation du processeur.

edid_ram_slave_translator_avalon_anti_slave_0_address	Sortir	8	Interfaces d'accès EDID RAM.
edid_ram_slave_translator_avalon_anti_slave_0_write	Sortir	1
edid_ram_slave_translator_avalon_anti_slave_0_read	Sortir	1
edid_ram_slave_translator_avalon_anti_slave_0_readdata	Saisir	8
edid_ram_slave_translator_avalon_anti_slave_0_writedata	Sortir	8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest	Saisir	1
hdmi_i2c_master_i2c_serial_sda_in	Saisir	1	I2C Master s'interface du processeur Nios II au tampon de sortie pour le contrôle DDC et SCDC.
hdmi_i2c_master_i2c_serial_scl_in	Saisir	1
hdmi_i2c_master_i2c_serial_sda_oe	Sortir	1
hdmi_i2c_master_i2c_serial_scl_oe	Sortir	1
redriver_i2c_master_i2c_serial_sda_in	Saisir	1	I2C Master s'interface entre le processeur Nios II et le tampon de sortie pour la configuration des paramètres du redriver TI.
redriver_i2c_master_i2c_serial_scl_in	Saisir	1
redriver_i2c_master_i2c_serial_sda_oe	Sortir	1
redriver_i2c_master_i2c_serial_scl_oe	Sortir	1
pio_in0_external_connection_export	Saisir	32	Interfaces d'entrée-sortie parallèles. • Bit 0 : Connecté au signal user_dipsw pour contrôler le mode passthrough EDID. • Bit 1 : demande TX HPD • Bit 2 : émetteur-récepteur TX prêt • Bits 3 : reconfiguration TX effectuée • Bits 4 à 7 : réservés • Bits 8 à 11 : taux FRL RX • Bit 12 : rapport d'horloge de bit RX TMDS • Bits 13 à 16 : RX FRL verrouillé • Bits 17 à 20 : niveaux RX FFE • Bit 21 : alignement RX verrouillé

Signal	Direction	Largeur	Description
			• Bit 22 : verrouillage vidéo RX • Bit 23 : bouton-poussoir utilisateur 2 pour lire les registres SCDC du récepteur externe • Bits 24 à 31 : réservés
pio_out0_external_connection_export	Sortir	32	Interfaces d'entrée-sortie parallèles. • Bit 0 : acquittement TX HPD • Bit 1 : l'initialisation TX est terminée • Bits 2 à 7 : réservés • Bits 8 à 11 : taux FRL TX • Bits 12 à 27 : modèle d'apprentissage de la liaison FRL TX • Bit 28 : démarrage FRL TX • Bits 29 à 31 : réservés
pio_out1_external_connection_export	Sortir	32	Interfaces d'entrée-sortie parallèles. • Bit 0 : accès RAM EDID RX • Bit 1 : RX FLT prêt • Bits 2 à 7 : réservés • Bits 8 à 15 : configuration du test de la source FRL RX • Bits 16 à 31 : réservés

2.1. 1. Concevoir les paramètres RTL
Utilisez les paramètres HDMI TX et RX Top RTL pour personnaliser la conception example.
La plupart des paramètres de conception sont disponibles dans le Ex de conceptionample de l'éditeur de paramètres HDMI Intel FPGA IP. Vous pouvez toujours changer la conception examples réglages que vous avez effectués dans l'éditeur de paramètres via les paramètres RTL.
Tableau 22. Paramètres principaux de réception HDMI

Paramètre	Valeur	Description
SUPPORT_DEEP_COLOR	• 0 : pas de couleur foncée • : couleur profonde	Détermine si le noyau peut encoder des formats de couleurs profondes.
SUPPORT_AUXILIAIRE	• 0  : pas d'auxiliaire • 1  : AUX	Détermine si l'encodage du canal auxiliaire est inclus.
SYMBOLES_PER_CLOCK	8	Prend en charge 8 symboles par horloge pour les appareils Intel Arria 10.
SUPPORT_AUDIO	• 0 : pas de son • 1 : audio	Détermine si le noyau peut encoder l'audio.

EDID_RAM_ADDR_WIDTH	8 (valeur par défaut)	Log base 2 de la taille de la RAM EDID.
BITEC_FILLE_CARD_REV	• 0 : ne cible aucune carte fille HDMI Bitec •4 : Prend en charge la révision 4 de la carte fille Bitec HDMI • 6 : ciblage de la révision 6 de la carte fille HDMI Bitec • 11 : ciblage de la révision 11 de la carte fille HDMI Bitec (par défaut)	Spécifie la révision de la carte fille Bitec HDMI utilisée. Lorsque vous modifiez la révision, la conception peut permuter les canaux de l'émetteur-récepteur et inverser la polarité conformément aux exigences de la carte fille Bitec HDMI. Si vous réglez le paramètre BITEC_DAUGHTER_CARD_REV sur 0, la conception n'apporte aucune modification aux canaux de l'émetteur-récepteur et à la polarité.
POLARITÉ_INVERSION	• 0 : Inverser la polarité • 1 : ne pas inverser la polarité	Réglez ce paramètre sur 1 pour inverser la valeur de chaque bit des données d'entrée. La définition de ce paramètre sur 1 affecte 4'b1111 au port rx_polinv de l'émetteur-récepteur RX.

Tableau 23. Paramètres supérieurs de transmission HDMI

Paramètre	Valeur	Description
USE_FPLL	1	Prend en charge fPLL en tant que TX PLL uniquement pour les appareils Intel Arria 10. Réglez toujours ce paramètre sur 1.
SUPPORT_DEEP_COLOR	•0 : pas de couleur foncée • 1 : couleur profonde	Détermine si le noyau peut encoder des formats de couleurs profondes.
SUPPORT_AUXILIAIRE	• 0  : pas d'auxiliaire • 1 : AUX	Détermine si l'encodage du canal auxiliaire est inclus.
SYMBOLES_PER_CLOCK	8	Prend en charge 8 symboles par horloge pour les appareils Intel Arria 10.
SUPPORT_AUDIO	• 0 : pas de son • 1 : audio	Détermine si le noyau peut encoder l'audio.
BITEC_FILLE_CARD_REV	• 0 : ne cible aucune carte fille Bitec HDMI • 4 : prend en charge la révision 4 de la carte fille HDMI Bitec • 6 : ciblant la révision 6 de la carte fille HDMI Bitec • 11 : ciblage de la révision 11 de la carte fille HDMI Bitec (par défaut)	Spécifie la révision de la carte fille Bitec HDMI utilisée. Lorsque vous modifiez la révision, la conception peut permuter les canaux de l'émetteur-récepteur et inverser la polarité conformément aux exigences de la carte fille Bitec HDMI. Si vous réglez le paramètre BITEC_DAUGHTER_CARD_REV sur 0, la conception n'apporte aucune modification aux canaux de l'émetteur-récepteur et à la polarité.
POLARITÉ_INVERSION	• 0 : Inverser la polarité • 1 : ne pas inverser la polarité	Réglez ce paramètre sur 1 pour inverser la valeur de chaque bit des données d'entrée. Le réglage de ce paramètre sur 1 affecte 4'b1111 au port tx_polinv de l'émetteur-récepteur TX.

2.12. Configuration du matériel
La conception compatible HDMI FRL exampLe fichier est compatible HDMI 2.1 et effectue une démonstration en boucle pour un flux vidéo HDMI standard.
Pour exécuter le test matériel, connectez un périphérique compatible HDMI, tel qu'une carte graphique avec interface HDMI, à l'entrée du récepteur HDMI. La conception prend en charge à la fois la source et le récepteur HDMI 2.1 ou HDMI 2.0/1.4b.

1. Le récepteur HDMI décode le port en un flux vidéo standard et l'envoie au noyau de récupération d'horloge.
2. Le noyau HDMI RX décode les données vidéo, auxiliaires et audio à reboucler en parallèle au noyau HDMI TX via le DCFIFO.
3. Le port source HDMI de la carte fille FMC transmet l'image à un moniteur.

Note:
Si vous souhaitez utiliser une autre carte de développement Intel FPGA, vous devez modifier les affectations des périphériques et les affectations des broches. Le réglage analogique de l'émetteur-récepteur est testé pour le kit de développement Intel Arria 10 FPGA et la carte fille Bitec HDMI 2.1. Vous pouvez modifier les paramètres de votre propre carte.
Tableau 24. Fonctions des boutons-poussoirs intégrés et des voyants utilisateur

Bouton poussoir/DEL	Fonction
cpu_resetn	Appuyez une fois pour effectuer la réinitialisation du système.
utilisateur_dipsw	Commutateur DIP défini par l'utilisateur pour basculer le mode passthrough. • OFF (position par défaut) = Intercommunication HDMI RX sur le FPGA obtient l'EDID du récepteur externe et le présente à la source externe à laquelle il est connecté. • ON = Vous pouvez contrôler le taux FRL maximal de réception à partir du terminal Nios II. La commande modifie le RX EDID en manipulant la valeur maximale du débit FRL. Reportez-vous à Exécution de la conception dans différents taux FRL à la page 33 pour plus d'informations sur le réglage des différents taux FRL.
utilisateur_pb[0]	Appuyez une fois pour basculer le signal HPD vers la source HDMI standard.
utilisateur_pb[1]	Réservé.
utilisateur_pb[2]	Appuyez une fois pour lire les registres SCDC du récepteur connecté au TX de la carte fille Bitec HDMI 2.1 FMC. Note: Pour activer la lecture, vous devez définir DEBUG_MODE sur 1 dans le logiciel.
USER_LED[0]	État de verrouillage PLL de l'horloge RX TMDS. •0 = déverrouillé • 1 = verrouillé
USER_LED[1]	État prêt de l'émetteur-récepteur RX. •0 = Pas prêt • 1 = Prêt
USER_LED[2]	PLL d'horloge de vitesse de liaison RX, et statut de verrouillage PLL d'horloge FRL et vidéo RX. • 0 = L'une des PLL de l'horloge RX est déverrouillée • 1 = Les deux PLL d'horloge RX sont verrouillées
USER_LED[3]	Alignement du noyau RX HDMI et statut de verrouillage du désalignement. • 0 = Au moins 1 canal est déverrouillé • 1 = Tous les canaux sont verrouillés
USER_LED[4]	Statut de verrouillage vidéo RX HDMI. • 0 = déverrouillé • 1 = verrouillé
USER_LED[5]	PLL d'horloge de vitesse de liaison TX, et statut de verrouillage PLL d'horloge FRL et vidéo TX. •0 = L'une des PLL de l'horloge TX est déverrouillée • 1 = Les deux PLL d'horloge TX sont verrouillées
USER_LED[6] USER_LED[7]	État prêt de l'émetteur-récepteur TX. • 0 = Pas prêt • 1 = Prêt État de formation de la liaison TX. • 0 = Échec • 1 = Réussi

2.13. Banc de test de simulation
Le banc de test de simulation simule le bouclage série HDMI TX vers le cœur RX.
Note:
Ce banc d'essai de simulation n'est pas pris en charge pour les conceptions avec le paramètre Inclure I2C activé.
Figure 19. Schéma fonctionnel du banc de test de simulation HDMI Intel FPGA IPTableau 25. Composants du banc d'essai

Composant	Description
TPG vidéo	Le générateur de séquences de test vidéo (TPG) fournit le stimulus vidéo.
AudioSample Gén	L'audio sample générateur fournit de l'audioample stimulant. Le générateur génère un modèle de données de test d'incrémentation à transmettre via le canal audio.
Aux Sample Gén	Les aux sample générateur fournit l'auxiliaireample stimulant. Le générateur génère une donnée fixe à transmettre à partir de l'émetteur.

Vérification CRC	Ce vérificateur vérifie si la fréquence d'horloge récupérée de l'émetteur-récepteur TX correspond au débit de données souhaité.
Vérification des données audio	La vérification des données audio compare si le modèle de données de test d'incrémentation est reçu et décodé correctement.
Vérification des données auxiliaires	La vérification des données auxiliaires compare si les données auxiliaires attendues sont reçues et décodées correctement côté récepteur.

Le banc de test de simulation HDMI effectue les tests de vérification suivants :

Fonction HDMI	Vérification
Données vidéo	• Le testbench implémente la vérification CRC sur la vidéo d'entrée et de sortie. • Il vérifie la valeur CRC des données transmises par rapport au CRC calculé dans les données vidéo reçues. • Le banc d'essai effectue ensuite la vérification après avoir détecté 4 signaux V-SYNC stables provenant du récepteur.
Données auxiliaires	• Les aux sample générateur génère une donnée fixe à transmettre depuis l'émetteur. • Côté récepteur, le générateur compare si les données auxiliaires attendues sont reçues et décodées correctement.
Données audio	• L'audio sampLe générateur génère un modèle de données de test d'incrémentation à transmettre via le canal audio. • Côté récepteur, le vérificateur de données audio vérifie et compare si le modèle de données de test d'incrémentation est reçu et décodé correctement.

Une simulation réussie se termine par le message suivant :
# SYMBOLES_PER_CLOCK = 2
# CIE = 4
# FRL_RATE = 0
# BPA = 0
# AUDIO_FREQUENCY (kHz) = 48
#AUDIO_CHANNEL = 8
# Passe de simulation
Tableau 26. HDMI Intel FPGA IP Design Example Simulateurs pris en charge

Simulateur	Verilog HDL	VHDL
ModelSim – Édition Intel FPGA/ ModelSim – Édition Intel FPGA Starter	Oui	Oui
VCS/VCSMX	Oui	Oui
Riviera-PRO	Oui	Oui
Xcélium Parallèle	Oui	Non

2.14. Limitations de conception
Vous devez tenir compte de certaines limitations lors de l'instanciation de la conception HDMI 2.1 example.

• TX est incapable de fonctionner en mode TMDS lorsqu'il est en mode non passthrough. Pour tester en mode TMDS, basculez le commutateur user_dipsw vers le mode passthrough.
• Le processeur Nios II doit servir la formation de liaison TX jusqu'à son terme sans aucune interruption des autres processus.

2.15. Fonctionnalités de débogage
Cette conception example fournit certaines fonctionnalités de débogage pour vous aider.
2.15.1. Message de débogage du logiciel
Vous pouvez activer le message de débogage dans le logiciel pour vous fournir une assistance lors de l'exécution.
Pour activer le message de débogage dans le logiciel, procédez comme suit :

1. Remplacez DEBUG_MODE par 1 dans le script global.h.
2. Exécutez script/build_sw.sh sur le shell de commande Nios II.
3. Reprogrammer le logiciel généré/tx_control/tx_control.elf file en exécutant la commande sur le Nios II Command Shell :
   nios2-download -r -g logiciel/tx_control/tx_control.elf
4. Exécutez la commande de terminal Nios II sur le shell de commande Nios II :
   nios2-terminal

Lorsque vous activez le message de débogage, les informations suivantes s'impriment :

• Les paramètres de redriver TI sur TX et RX sont lus et affichés une fois après la programmation ELF file.
• Message d'état pour la configuration RX EDID et le processus de connexion à chaud
• Résolution avec ou sans informations de support FRL extraites de l'EDID sur le puits connecté au TX. Ces informations sont affichées pour chaque hotplug TX.
• Message d'état pour le processus d'apprentissage de la liaison TX pendant l'apprentissage de la liaison TX.

2.15.2. Informations SCDC du récepteur connecté à TX
Vous pouvez utiliser cette fonction pour obtenir des informations SCDC.

1. Exécutez la commande de terminal Nios II sur le shell de commande Nios II : nios2-terminal
2. Appuyez sur user_pb[2] sur le kit de développement Intel Arria 10 FPGA.

Le logiciel lit et affiche les informations SCDC sur le puits connecté à TX sur le terminal Nios II.
2.15.3. Mesure de fréquence d'horloge
Utilisez cette fonction pour vérifier la fréquence des différentes horloges.

1. Dans le hdmi_rx_top et hdmi_tx_top files, décommentez "//`define DEBUG_EN 1".
2. Ajoutez le signal refclock_measure de chaque instance mr_rate_detect à l'analyseur logique de prise de signal pour obtenir la fréquence d'horloge de chaque horloge (sur une durée de 10 ms).
3. Compilez la conception avec Signal Tap Logic Analyzer.
4. Programmer le SOF file et exécutez l'analyseur logique de prise de signal.

Tableau 27. Horloges

Module	Instance mr_rate_detect	Horloge à mesurer
hdmi_rx_top	rx_pll_tmds	Horloge de référence RX CDR 0
	rx_clk0_freq	Sortie d'horloge de l'émetteur-récepteur RX à partir du canal 0
	rx_vid_clk_freq	Horloge vidéo RX
	rx_frl_clk_freq	Horloge FRL RX
	rx_hsync_freq	Fréquence Hsync de la trame vidéo reçue
hdmi_tx_top	tx_clk0_freq	Sortie d'horloge de l'émetteur-récepteur TX à partir du canal 0
	vid_clk_freq	Horloge vidéo TX
	frl_clk_freq	Horloge FRL TX
	tx_hsync_freq	Fréquence Hsync de la trame vidéo à transmettre

2.16. Améliorer votre conception
Tableau 28. Conception HDMI ExampCompatibilité avec la version précédente du logiciel Intel Quartus Prime Pro Edition

Ex de conceptionampla Variante	Possibilité de mise à niveau vers Intel Quartus Prime Pro Edition 20.3
Conception HDMI 2.1 Example (Support FRL = 1)	Non

Pour toute conception non compatible exampfichiers, vous devez effectuer les opérations suivantes :

1. Générer un nouveau design exampfichier dans la version actuelle du logiciel Intel Quartus Prime Pro Edition en utilisant les mêmes configurations de votre conception existante.
2. Comparez l'ensemble de la conception example répertoire avec le design exampfichier généré à l'aide de la version précédente du logiciel Intel Quartus Prime Pro Edition. Port sur les modifications trouvées.

Conception HDMI 2.0 Example (Support FRL = 0)

La conception HDMI Intel FPGA IP exampLe fichier illustre un bouclage parallèle d'instance HDMI comprenant trois canaux RX et quatre canaux TX.
Tableau 29. HDMI Intel FPGA IP Design Example pour les appareils Intel Arria 10

Ex de conceptionample	Débit de données	Mode canal	Type de bouclage
Retransmission Arria 10 HDMI RX-TX	< 6,000 Mbit/s	Simplex	Parallèle avec tampon FIFO

Caractéristiques

• La conception instancie des tampons FIFO pour effectuer un passage direct du flux vidéo HDMI entre le récepteur et la source HDMI.
  
• La conception utilise l'état de la LED pour le débogage précocetage.
• La conception est livrée avec des options RX et TX uniquement.
• La conception illustre l'insertion et le filtrage de l'InfoFrame Dynamic Range and Mastering (HDR) dans le module de liaison RX-TX.
• La conception illustre la gestion du relais EDID d'un récepteur HDMI externe à une source HDMI externe lorsqu'il est déclenché par un événement de connexion à chaud TX.
• La conception permet un contrôle de l'exécution via un commutateur DIP et un bouton-poussoir pour gérer les signaux de base HDMI TX :
  — signal de mode pour sélectionner l'image vidéo encodée DVI ou HDMI
  — signaux info_avi[47], info_vsi[61] et audio_info_ai[48] pour sélectionner la transmission de paquets auxiliaires via des bandes latérales ou des ports de données auxiliaires

L'instance RX reçoit une source vidéo du générateur vidéo externe, et les données passent ensuite par un bouclage FIFO avant d'être transmises à l'instance TX.
Vous devez connecter un analyseur vidéo externe, un moniteur ou un téléviseur avec une connexion HDMI au cœur TX pour vérifier la fonctionnalité.
3.1. Schéma fonctionnel de conception de retransmission HDMI 2.0 RX-TX
La conception de retransmission HDMI 2.0 RX-TX exampLe fichier illustre le bouclage parallèle en mode canal simplex pour HDMI Intel FPGA IP.
Figure 20. Schéma fonctionnel de retransmission HDMI RX-TX (Intel Quartus Prime Pro Edition)Figure 21. Schéma fonctionnel de retransmission HDMI RX-TX (Intel Quartus Prime Standard Edition)Informations connexes
Jitter of PLL Cascading or Non-Dedicated Clock Path for Arria 10 PLL Reference Clock Reportez-vous à cette solution pour contourner le problème si vos horloges de conception subissent des
gigue.
3.2. Configuration matérielle et logicielle requise
Intel utilise le matériel et les logiciels suivants pour tester la conception example.
Matériel

• Kit de développement FPGA Intel Arria 10 GX
• Source HDMI (processeur graphique (GPU))
• Évier HDMI (Moniteur)
• Carte fille Bitec HDMI FMC 2.0 (Révision 11)
• Câbles HDMI

Note:
Vous pouvez sélectionner la révision de votre carte fille Bitec HDMI. Définissez le paramètre local BITEC_DAUGHTER_CARD_REV sur 4, 6 ou 11 dans le niveau supérieur file (a10_hdmi2_demo.v). Lorsque vous modifiez la révision, la conception peut permuter les canaux de l'émetteur-récepteur et inverser la polarité en fonction des exigences de la carte fille Bitec HDMI. Si vous réglez le paramètre BITEC_DAUGHTER_CARD_REV sur 0, la conception n'apporte aucune modification aux canaux de l'émetteur-récepteur et à la polarité. Pour la conception HDMI 2.1 examples, sous le Design Example, réglez HDMI Daughter Card Revision sur Revision 9, Revision 4 ou aucune carte fille. La valeur par défaut est la révision 9.
Logiciel

• Intel Quartus Prime version 18.1 et ultérieure (pour les tests matériels)
• ModelSim – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, , RivieraPRO, VCS (Verilog HDL uniquement)/VCS MX ou simulateur Xcelium Parallel

3.3. Structure du répertoire
Les répertoires contiennent les fichiers générés files pour la conception HDMI Intel FPGA IP example.
Figure 22. Structure des répertoires pour Design ExampleTableau 30. RTL généré Files

Dossiers	Files
gxb	• /gxb_rx.qsys (Intel Quartus Prime Édition Standard) • /gxb_rx.ip (édition Intel Quartus Prime Pro)
	• /gxb_rx_reset.qsys (Intel Quartus Prime Édition Standard) • /gxb_rx_reset.ip (édition Intel Quartus Prime Pro)
	• /gxb_tx.qsys (Intel Quartus Prime Édition Standard) • /gxb_tx.ip (édition Intel Quartus Prime Pro)
	• /gxb_tx_fpll.qsys (Intel Quartus Prime Édition Standard) • /gxb_tx_fpll.ip (édition Intel Quartus Prime Pro)
	• /gxb_tx_reset.qsys (Intel Quartus Prime Édition Standard) • /gxb_tx_reset.ip (édition Intel Quartus Prime Pro)
hdmi_rx	•/hdmi_rx.qsys (Intel Quartus Prime Édition Standard) •/hdmi_rx.ip (Intel Quartus Prime Pro Edition)
	/hdmi_rx_top.v
	/mr_clock_sync.v (Intel Quartus Prime Édition Standard)
	/mr_hdmi_rx_core_top.v (Intel Quartus Prime Édition Standard)
	/mr_rx_oversample.v (Intel Quartus Prime Édition Standard)
	/symbol_aligner.v
	Panasonic.hex (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Édition Standard) •/hdmi_tx.ip (Intel Quartus Prime Pro Edition)

	/hdmi_tx_top.v
	/mr_ce.v (Intel Quartus Prime Édition Standard)
	/mr_hdmi_tx_core_top.v (Intel Quartus Prime Édition Standard)
	/mr_tx_oversample.v (Intel Quartus Prime Édition Standard)
i2c_master (Intel Quartus Prime Édition Standard)	/i2c_master_bit_ctrl.v
	/i2c_master_byte_ctrl.v
	/i2c_master_defines.v
	/i2c_master_top.v
	/oc_i2c_master.v
	/oc_i2c_master_hw.tcl
	/échelle de temps.v
i2c_esclave	/edid_ram.qsys (Intel Quartus Prime Édition Standard)
	/Panasonic.hex (Intel Quartus Prime Édition Standard)
	/i2c_avl_mst_intf_gen.v
	/i2c_clk_cnt.v
	/i2c_condt_det.v
	/i2c_databuffer.v
	/i2c_rxshifter.v
	/i2c_slvfsm.v
	/i2c_spksupp.v
	/i2c_txout.v
	/i2c_txshifter.v
	/i2cslave_to_avlmm_bridge.v
svp	• /pll_hdmi.qsys (Intel Quartus Prime Édition Standard) • /pll_hdmi.ip (édition Intel Quartus Prime Pro)
	• /pll_hdmi_reconfig.qsys (Intel Quartus Prime Édition Standard) • /pll_hdmi_reconfig.ip (édition Intel Quartus Prime Pro)
	quartus.ini
commun	• /clock_control.qsys (Intel Quartus Prime Édition Standard) • /clock_control.ip (édition Intel Quartus Prime Pro)
	• /fifo.qsys (Intel Quartus Prime Édition Standard) • /fifo.ip (Intel Quartus Prime Pro Edition)
	• /output_buf_i2c.qsys (Intel Quartus Prime Édition Standard) •/output_buf_i2c.ip (édition Intel Quartus Prime Pro)
	/reset_controller.qsys (Intel Quartus Prime Édition Standard)
	/clock_crosser.v

	dcfifo_inst.v
	debouncer.sv (Intel Quartus Prime Pro Edition)
HDR	/altera_hdmi_aux_hdr.v
	/altera_hdmi_aux_snk.v
	/altera_hdmi_aux_src.v
	/altera_hdmi_hdr_infoframe.v
	/avalon_st_mutiplexer.qsys
reconfigur_mgmt	/mr_compare_pll.v
	/mr_compare_rx.v
	/mr_rate_detect.v
	/mr_reconfig_master_pll.v
	/mr_reconfig_master_rx.v
	/mr_reconfig_mgmt.v
	/mr_rom_pll_dprioaddr.v
	/mr_rom_pll_valuemask_8bpc.v
	/mr_rom_pll_valuemask_10bpc.v
	/mr_rom_pll_valuemask_12bpc.v
	/mr_rom_pll_valuemask_16bpc.v
	/mr_rom_rx_dprioaddr_bitmask.v
	/mr_rom_rx_valuemask.v
	/mr_state_machine.v
SDC	/a10_hdmi2.sdc
	/mr_reconfig_mgmt.sdc
	/jtag.sdc
	/rxtx_link.sdc
	/mr_clock_sync.sdc (Intel Quartus Prime Édition Standard)

Tableau 31. Simulation générée Files
Reportez-vous à la section Simulation Testbench pour plus d'informations.

Dossiers	Files
aldec	/aldec.do
	/rivierapro_setup.tcl
cadence	/cds.lib
	/hdl.var
	<dossier cds_libs>

mentor	/mentor.do
	/msim_setup.tcl
synopsis	/vcs/fileliste.f
	/vcs/vcs_setup.sh
	/vcs/vcs_sim.sh
	/vcsmx/vcsmx_setup.sh
	/vcsmx/vcsmx_sim.sh
	/vcsmx/synopsys_sim_setup
xcélium (Intel Quartus Prime Édition Pro)	/cds.lib
	/hdl.var
	/xcelium_setup.sh
	/xcelium_sim.sh
commun (Intel Quartus Prime Édition Pro)	/modelsim_files.tcl
	/rivière_files.tcl
	/vcs_files.tcl
	/vcsmx_files.tcl
	/xcélium_files.tcl
hdmi_rx	• /hdmi_rx.qsys (Intel Quartus Prime Édition Standard) • /hdmi_rx.ip (édition Intel Quartus Prime Pro)
	/hdmi_rx.sopcinfo (Intel Quartus Prime Édition Standard)
	/Panasonic.hex (Intel Quartus Prime Édition Pro)
	/symbol_aligner.v (Intel Quartus Prime Pro Edition)
hdmi_tx	• /hdmi_tx.qsys (Intel Quartus Prime Édition Standard) • /hdmi_tx.ip (édition Intel Quartus Prime Pro)
	/hdmi_tx.sopcinfo (Intel Quartus Prime Édition Standard)

Tableau 32.Logiciel généré Files

Dossiers	Files
tx_control_src Note: Le dossier tx_control contient également des doublons de ces files.	/intel_fpga_i2c.c (Intel Quartus Prime Édition Pro)
	/intel_fpga_i2c.h (Intel Quartus Prime Édition Pro)
	/i2c.c (Intel Quartus Prime Édition Standard)
	/i2c.h (Intel Quartus Prime Édition Standard)
	/principal c
	/xcvr_gpll_rcfg.c /xcvr_gpll_rcfg.h /ti_i2c.c (Intel Quartus Prime Édition Standard) /ti_i2c.h (Intel Quartus Prime Édition Standard)

3.4. Composants de conception
La conception HDMI Intel FPGA IP example nécessite ces composants.
Tableau 33. Composants supérieurs de réception HDMI

Module	Description
Noyau de réception HDMI	L'IP reçoit les données série de l'émetteur-récepteur PHY natif et effectue l'alignement des données, le désalignement des canaux, le décodage TMDS, le décodage des données auxiliaires, le décodage des données vidéo, le décodage des données audio et le désembrouillage.
I2	I2C est l'interface utilisée pour Sink Display Data Channel (DDC) et Status and Data Channel (SCDC). La source HDMI utilise le DDC pour déterminer les capacités et les caractéristiques du puits en lisant la structure de données Enhanced Extended Display Identification Data (E-EDID). • Les adresses d'esclave I8C 2 bits pour E-EDID sont 0xA0 et 0xA1. Le LSB indique le type d'accès : 1 pour la lecture et 0 pour l'écriture. Lorsqu'un événement HPD se produit, l'esclave I2C répond aux données E-EDID en lisant à partir de la RAM sur puce. • Le contrôleur I2C esclave uniquement prend également en charge SCDC pour les opérations HDMI 2.0. L'adresse esclave I8C 2 bits pour le SCDC est 0xA8 et 0xA9. Lorsqu'un événement HPD se produit, l'esclave I2C effectue une transaction d'écriture ou de lecture vers ou depuis l'interface SCDC du cœur RX HDMI. Note: Ce contrôleur I2C esclave uniquement pour SCDC n'est pas requis si HDMI 2.0b n'est pas prévu. Si vous allumez le Inclure I2C paramètre, ce bloc sera inclus dans le noyau et ne sera pas visible à ce niveau.
RAM EDID	La conception stocke les informations EDID à l'aide du noyau IP RAM à 1 port. Un protocole de bus série standard à deux fils (horloge et données) (contrôleur esclave I2C uniquement) transfère la structure de données E-EDID conforme CEA-861-D. Cette RAM EDID stocke les informations E-EDID. Note: Si vous allumez le Inclure la RAM EDID paramètre, ce bloc sera inclus dans le noyau et ne sera pas visible à ce niveau.
IOPLL	L'IOPLL génère l'horloge de référence RX CDR, l'horloge de vitesse de liaison et l'horloge vidéo pour l'horloge TMDS entrante. • Horloge de sortie 0 (horloge de référence CDR) • Horloge de sortie 1 (horloge de vitesse de liaison) • Horloge de sortie 2 (horloge vidéo) Note: La configuration IOPLL par défaut n'est valide pour aucune résolution HDMI. L'IOPLL est reconfiguré avec les paramètres appropriés lors de la mise sous tension.
Contrôleur de réinitialisation PHY de l'émetteur-récepteur	Le contrôleur de réinitialisation Transceiver PHY assure une initialisation fiable des émetteurs-récepteurs RX. L'entrée de réinitialisation de ce contrôleur est déclenchée par la reconfiguration RX et génère le signal de réinitialisation analogique et numérique correspondant au bloc PHY natif de l'émetteur-récepteur en fonction de la séquence de réinitialisation à l'intérieur du bloc.
PHY natif RX	Bloc émetteur-récepteur matériel qui reçoit les données série d'une source vidéo externe. Il désérialise les données série en données parallèles avant de transmettre les données au cœur HDMI RX.
Gestion de reconfiguration RX	Gestion de la reconfiguration RX qui implémente un circuit de détection de débit avec la PLL HDMI pour faire fonctionner l'émetteur-récepteur RX à n'importe quel débit de liaison arbitraire allant de 250 Mbps à 6,000 XNUMX Mbps. Reportez-vous à la Figure 23 à la page 63 ci-dessous.

Reconfiguration IOPLL

Le bloc de reconfiguration IOPLL facilite la reconfiguration dynamique en temps réel des PLL dans les FPGA Intel. Ce bloc met à jour la fréquence d'horloge de sortie et la bande passante PLL en temps réel, sans reconfigurer l'ensemble du FPGA. Ce bloc fonctionne à 100 MHz dans les appareils Intel Arria 10. En raison de la limitation de reconfiguration IOPLL, appliquez Quartus INI permit_nf_pll_reconfig_out_of_lock=on lors de la génération de l'IP de reconfiguration IOPLL. Pour appliquer l'INI Quartus, incluez "permit_nf_pll_reconfig_out_of_lock=on" dans le fichier quartus.ini file et placer dans le file le répertoire du projet Intel Quartus Prime. Vous devriez voir un message d'avertissement lorsque vous modifiez le bloc de reconfiguration IOPLL (pll_hdmi_reconfig) dans le logiciel Quartus Prime avec l'INI. Note: Sans cet INI Quartus, la reconfiguration de l'IOPLL ne peut pas être terminée si l'IOPLL perd le verrouillage pendant la reconfiguration.

PIO

Le bloc d'entrée/sortie parallèle (PIO) fonctionne comme des interfaces de contrôle, d'état et de réinitialisation vers ou depuis le sous-système CPU.

Figure 23. Flux de séquence de reconfiguration multi-débits
La figure illustre le flux de séquence de reconfiguration multi-débit du contrôleur lorsqu'il reçoit le flux de données d'entrée et la fréquence d'horloge de référence, ou lorsque l'émetteur-récepteur est déverrouillé.Tableau 34. Composants supérieurs HDMI TX

Module	Description
Noyau de transmission HDMI	Le cœur IP reçoit les données vidéo du niveau supérieur et effectue le codage TMDS, le codage des données auxiliaires, le codage des données audio, le codage des données vidéo et le brouillage.
Maître I2C	I2C est l'interface utilisée pour Sink Display Data Channel (DDC) et Status and Data Channel (SCDC). La source HDMI utilise le DDC pour déterminer les capacités et les caractéristiques du puits en lisant la structure de données Enhanced Extended Display Identification Data (E-EDID). • En tant que DDC, I2C Master lit l'EDID à partir du récepteur externe pour configurer les informations EDID EDID RAM dans le HDMI RX Top ou pour le traitement vidéo. • En tant que SCDC, le maître I2C transfère la structure de données SCDC de la source FPGA au récepteur externe pour un fonctionnement HDMI 2.0b. Par exempleample, si le flux de données sortant est supérieur à 3,400 2 Mbps, le processeur Nios II commande au maître I1C de mettre à jour les bits TMDS_BIT_CLOCK_RATIO et SCRAMBLER_ENABLE du registre de configuration SCDC du puits à XNUMX.
IOPLL	L'IOPLL fournit l'horloge de vitesse de liaison et l'horloge vidéo à partir de l'horloge TMDS entrante. • Horloge de sortie 1 (horloge de vitesse de liaison) • Horloge de sortie 2 (horloge vidéo) Note: La configuration IOPLL par défaut n'est valide pour aucune résolution HDMI. L'IOPLL est reconfiguré avec les paramètres appropriés lors de la mise sous tension.
Contrôleur de réinitialisation PHY de l'émetteur-récepteur	Le contrôleur de réinitialisation Transceiver PHY assure une initialisation fiable des émetteurs-récepteurs TX. L'entrée de réinitialisation de ce contrôleur est déclenchée à partir du niveau supérieur et génère le signal de réinitialisation analogique et numérique correspondant au bloc PHY natif de l'émetteur-récepteur en fonction de la séquence de réinitialisation à l'intérieur du bloc. Le signal de sortie tx_ready de ce bloc fonctionne également comme un signal de réinitialisation vers l'IP HDMI Intel FPGA pour indiquer que l'émetteur-récepteur est opérationnel et prêt à recevoir des données du noyau.
Émetteur-récepteur PHY natif	Bloc émetteur-récepteur dur qui reçoit les données parallèles du noyau HDMI TX et sérialise les données à partir de leur transmission. L'interface de reconfiguration est activée dans le bloc TX Native PHY pour démontrer la connexion entre TX Native PHY et l'arbitre de l'émetteur-récepteur. Aucune reconfiguration n'est effectuée pour TX Native PHY. Note: Pour répondre à l'exigence d'inclinaison inter-canal HDMI TX, définissez l'option de mode de liaison de canal TX dans l'éditeur de paramètres PHY natif de l'émetteur-récepteur Intel Arria 10 sur Collage PMA et PCS. Vous devez également ajouter l'exigence de contrainte d'inclinaison maximale (set_max_skew) au signal de réinitialisation numérique du contrôleur de réinitialisation de l'émetteur-récepteur (tx_digitalreset) comme recommandé dans le Guide de l'utilisateur PHY de l'émetteur-récepteur Intel Arria 10.
PLL TX	Le bloc PLL de l'émetteur fournit l'horloge série rapide au bloc PHY natif de l'émetteur-récepteur. Pour cette conception HDMI Intel FPGA IP example, fPLL est utilisé comme TX PLL.
Reconfiguration IOPLL	Le bloc de reconfiguration IOPLL facilite la reconfiguration dynamique en temps réel des PLL dans les FPGA Intel. Ce bloc met à jour la fréquence d'horloge de sortie et la bande passante PLL en temps réel, sans reconfigurer l'ensemble du FPGA. Ce bloc fonctionne à 100 MHz dans les appareils Intel Arria 10. En raison de la limitation de reconfiguration IOPLL, appliquez Quartus INI permit_nf_pll_reconfig_out_of_lock=on lors de la génération de l'IP de reconfiguration IOPLL. Pour appliquer l'INI Quartus, incluez "permit_nf_pll_reconfig_out_of_lock=on" dans le fichier quartus.ini file et placer dans le file le répertoire du projet Intel Quartus Prime. Vous devriez voir un message d'avertissement lorsque vous modifiez le bloc de reconfiguration IOPLL (pll_hdmi_reconfig) dans le logiciel Intel Quartus Prime avec l'INI. Note: Sans cet INI Quartus, la reconfiguration de l'IOPLL ne peut pas être terminée si l'IOPLL perd le verrouillage pendant la reconfiguration.
PIO	Le bloc d'entrée/sortie parallèle (PIO) fonctionne comme des interfaces de contrôle, d'état et de réinitialisation vers ou depuis le sous-système CPU.

Tableau 35. Débit de données et dépassements de l'émetteur-récepteurampFacteur de ling pour chaque plage de fréquences d'horloge TMDS

Fréquence d'horloge TMDS (MHz)	Rapport d'horloge binaire TMDS	OversampFacteur ling	Débit de données de l'émetteur-récepteur (Mbps)
85–150	1	Non applicable	3400–6000
100–340	0	Non applicable	1000–3400
50–100	0	5	2500–5000
35–50	0	3	1050–1500
30–35	0	4	1200–1400
25–30	0	5	1250–1500

Tableau 36. Blocs communs de niveau supérieur

Module

Description

Arbitre émetteur-récepteur

Ce bloc fonctionnel générique empêche les émetteurs-récepteurs de se recalibrer simultanément lorsque les émetteurs-récepteurs RX ou TX dans le même canal physique nécessitent une reconfiguration. Le recalibrage simultané a un impact sur les applications où les émetteurs-récepteurs RX et TX dans le même canal sont affectés à des implémentations IP indépendantes. Cet arbitre d'émetteur-récepteur est une extension de la résolution recommandée pour fusionner TX simplex et RX simplex dans le même canal physique. Cet arbitre d'émetteur-récepteur aide également à fusionner et à arbitrer les demandes de reconfiguration Avalon-MM RX et TX ciblant les émetteurs-récepteurs RX et TX simplex dans un canal, car le port d'interface de reconfiguration des émetteurs-récepteurs n'est accessible que séquentiellement. La connexion d'interface entre l'arbitre de l'émetteur-récepteur et les blocs de contrôleur de réinitialisation PHY/PHY natifs TX/RX dans cette conception exampLe fichier illustre un mode générique qui s'applique à toute combinaison IP utilisant l'arbitre émetteur-récepteur. L'arbitre d'émetteur-récepteur n'est pas nécessaire lorsque seul l'émetteur-récepteur RX ou TX est utilisé dans un canal. L'arbitre de l'émetteur-récepteur identifie le demandeur d'une reconfiguration via ses interfaces de reconfiguration Avalon-MM et s'assure que le tx_reconfig_cal_busy ou rx_reconfig_cal_busy correspondant est déclenché en conséquence. Pour l'application HDMI, seul RX initie la reconfiguration. En canalisant la demande de reconfiguration Avalon-MM via l'arbitre, l'arbitre identifie que la demande de reconfiguration provient du RX, qui empêche alors tx_reconfig_cal_busy de s'affirmer et permet à rx_reconfig_cal_busy de s'affirmer. Le déclenchement empêche l'émetteur-récepteur TX d'être déplacé involontairement en mode d'étalonnage.

	Note: Étant donné que HDMI ne nécessite qu'une reconfiguration RX, les signaux tx_reconfig_mgmt_* sont liés. De plus, l'interface Avalon-MM n'est pas requise entre l'arbitre et le bloc TX Native PHY. Les blocs sont affectés à l'interface dans la conception example pour démontrer la connexion de l'arbitre d'émetteur-récepteur générique au contrôleur de réinitialisation PHY/PHY natif TX/RX.
Liaison RX-TX	• La sortie des données vidéo et les signaux de synchronisation du noyau HDMI RX bouclent via un DCFIFO sur les domaines d'horloge vidéo RX et TX. • Le paquet de contrôle général (GCP), les InfoFrames (AVI, VSI et AI), les données auxiliaires et la boucle de données audio via DCFIFO sur les domaines d'horloge de vitesse de liaison RX et TX. • Le port de données auxiliaire du noyau HDMI TX contrôle les données auxiliaires qui traversent le DCFIFO par contre-pression. La contre-pression garantit qu'il n'y a pas de paquet auxiliaire incomplet sur le port de données auxiliaire. • Ce bloc effectue également un filtrage externe : — Filtre les données audio et le paquet de régénération d'horloge audio du flux de données auxiliaires avant de les transmettre au port de données auxiliaires du noyau HDMI TX. Note: Pour désactiver ce filtrage, appuyez sur user_pb[2]. Activez ce filtrage pour vous assurer qu'il n'y a pas de duplication des données audio et du paquet de régénération d'horloge audio dans le flux de données auxiliaires retransmis. — Filtre l'InfoFrame High Dynamic Range (HDR) des données auxiliaires HDMI RX et insère un example HDR InfoFrame aux données auxiliaires du HDMI TX via le multiplexeur Avalon ST.
Sous-système CPU	Le sous-système CPU fonctionne comme contrôleurs SCDC et DDC, et contrôleur de reconfiguration source. • Le contrôleur SCDC source contient le contrôleur maître I2C. Le contrôleur maître I2C transfère la structure de données SCDC de la source FPGA au récepteur externe pour un fonctionnement HDMI 2.0b. Par exempleample, si le flux de données sortant est de 6,000 2 Mbps, le processeur Nios II commande au contrôleur maître I1C de mettre à jour les bits TMDS_BIT_CLOCK_RATIO et SCRAMBLER_ENABLE du registre de configuration du puits TMDS à XNUMX. • Le même maître I2C transfère également la structure de données DDC (E-EDID) entre la source HDMI et le récepteur externe. • Le processeur Nios II sert de contrôleur de reconfiguration pour la source HDMI. La CPU s'appuie sur la détection de fréquence périodique du module de gestion de reconfiguration RX pour déterminer si le TX nécessite une reconfiguration. Le traducteur esclave Avalon-MM fournit l'interface entre l'interface maître Avalon-MM du processeur Nios II et les interfaces esclaves Avalon-MM de l'IOPLL et de la PHY native TX de la source HDMI instanciée en externe. • Le déroulement de la séquence de reconfiguration pour TX est le même que pour RX, sauf que la reconfiguration de la PLL et de l'émetteur-récepteur et la séquence de réinitialisation sont exécutées séquentiellement. Reportez-vous à la Figure 24 à la page 67.

Figure 24. Flux de séquence de reconfiguration
La figure illustre le flux logiciel Nios II qui implique les commandes pour le maître I2C et la source HDMI.3.5. Plage dynamique et mastering (HDR) Insertion et filtrage InfoFrame
La conception HDMI Intel FPGA IP exampLe fichier comprend une démonstration de l'insertion HDR InfoFrame dans un système de bouclage RX-TX.
La spécification HDMI version 2.0b permet la transmission de Dynamic Range et Mastering InfoFrame via le flux auxiliaire HDMI. Dans la démonstration, le bloc d'insertion de données auxiliaires prend en charge l'insertion HDR. Il vous suffit de formater le paquet HDR InfoFrame prévu comme spécifié dans le tableau de la liste des signaux du module et d'utiliser le module de contrôle d'insertion AUX fourni pour planifier l'insertion du HDR InfoFrame une fois par image vidéo.
Dans cet exampconfiguration du fichier, dans les cas où le flux auxiliaire entrant inclut déjà HDR InfoFrame, le contenu HDR diffusé est filtré. Le filtrage évite la transmission d'InfoFrames HDR conflictuelles et garantit que seules les valeurs spécifiées dans le HDR Sample module de données sont utilisés.
Figure 25. Liaison RX-TX avec plage dynamique et maîtrise de l'insertion d'InfoFrame
La figure montre le schéma fonctionnel de la liaison RX-TX, y compris la plage dynamique et l'insertion d'InfoFrame de maîtrise dans le flux auxiliaire du noyau HDMI TX.
Tableau 37. Signaux du bloc d'insertion de données auxiliaires (altera_hdmi_aux_hdr)

Signal	Direction	Largeur	Description
Horloge et réinitialisation
clac	Saisir	1	Entrée d'horloge. Cette horloge doit être connectée à l'horloge de vitesse de liaison.
réinitialiser	Saisir	1	Entrée de réinitialisation.

Générateur de paquets auxiliaire et signaux de multiplexeur
multiplexeur_out_data	Sortir	72	Sortie de streaming Avalon du multiplexeur.
multiplexer_out_valid	Sortir	1
multiplexeur_out_ready	Sortir	1
multiplexer_out_startofpacket	Sortir	1
multiplexer_out_endofpacket	Sortir	1
multiplexeur_out_channel	Sortir	11
multiplexeur_in_data	Saisir	72	Entrée de streaming Avalon vers le port In1 du multiplexeur. HDMI TX Vidéo Vsync. Ce signal doit être synchronisé avec le domaine d'horloge de vitesse de liaison. Le noyau insère l'InfoFrame HDR dans le flux auxiliaire au front montant de ce signal.
multiplexeur_in_valid	Saisir	1
multiplexeur_en_prêt	Saisir	1
multiplexeur_in_startofpacket	Saisir	1
multiplexer_in_endofpacket hdmi_tx_vsync	Saisir Saisir	1 1

Tableau 38. Signaux du module de données HDR (altera_hdmi_hdr_infoframe)

Signal	Direction	Largeur	Description
hb0	Sortir	8	Octet d'en-tête 0 de l'InfoFrame Dynamic Range and Mastering : code de type InfoFrame.
hb1	Sortir	8	Octet d'en-tête 1 de l'InfoFrame Dynamic Range and Mastering : numéro de version de l'InfoFrame.
hb2	Sortir	8	Octet d'en-tête 2 de l'InfoFrame de plage dynamique et de maîtrise : longueur de l'InfoFrame.
pb	Saisir	224	Octet de données de l'InfoFrame Dynamic Range and Mastering.

Tableau 39. Plage dynamique et maîtrise des champs binaires du groupe d'octets de données InfoFrame

Champ de bits	Définition	Métadonnées statiques de type 1
7:0	Octet de données 1 : {5'h0, EOTF[2:0]}
15:8	Octet de données 2 : {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16	Octet de données 3 : Static_Metadata_Descriptor	display_primaries_x[0], LSB
31:24	Octet de données 4 : Static_Metadata_Descriptor	display_primaries_x[0], MSB
39:32	Octet de données 5 : Static_Metadata_Descriptor	display_primaries_y[0], LSB
47:40	Octet de données 6 : Static_Metadata_Descriptor	display_primaries_y[0], MSB
55:48	Octet de données 7 : Static_Metadata_Descriptor	display_primaries_x[1], LSB
63:56	Octet de données 8 : Static_Metadata_Descriptor	display_primaries_x[1], MSB
71:64	Octet de données 9 : Static_Metadata_Descriptor	display_primaries_y[1], LSB
79:72	Octet de données 10 : Static_Metadata_Descriptor	display_primaries_y[1], MSB
87:80	Octet de données 11 : Static_Metadata_Descriptor	display_primaries_x[2], LSB
95:88	Octet de données 12 : Static_Metadata_Descriptor	display_primaries_x[2], MSB
103:96	Octet de données 13 : Static_Metadata_Descriptor	display_primaries_y[2], LSB
111:104	Octet de données 14 : Static_Metadata_Descriptor	display_primaries_y[2], MSB
119:112	Octet de données 15 : Static_Metadata_Descriptor	point_blanc_x, LSB
127:120	Octet de données 16 : Static_Metadata_Descriptor	point_blanc_x, MSB
135:128	Octet de données 17 : Static_Metadata_Descriptor	point_blanc_y, LSB

143:136	Octet de données 18 : Static_Metadata_Descriptor	point_blanc_y, MSB
151:144	Octet de données 19 : Static_Metadata_Descriptor	max_display_mastering_luminance, LSB
159:152	Octet de données 20 : Static_Metadata_Descriptor	max_display_mastering_luminance, MSB
167:160	Octet de données 21 : Static_Metadata_Descriptor	min_display_mastering_luminance, LSB
175:168	Octet de données 22 : Static_Metadata_Descriptor	min_display_mastering_luminance, MSB
183:176	Octet de données 23 : Static_Metadata_Descriptor	Niveau de luminosité maximal du contenu, LSB
191:184	Octet de données 24 : Static_Metadata_Descriptor	Niveau de luminosité maximal du contenu, MSB
199:192	Octet de données 25 : Static_Metadata_Descriptor	Niveau d'éclairage moyen maximal, LSB
207:200	Octet de données 26 : Static_Metadata_Descriptor	Niveau d'éclairage moyen maximal, MSB
215:208	Réservé
223:216	Réservé

Désactivation de l'insertion et du filtrage HDR
La désactivation de l'insertion et du filtre HDR vous permet de vérifier la retransmission du contenu HDR déjà disponible dans le flux auxiliaire source sans aucune modification de la conception de la retransmission RX-TX, par exempleample.
Pour désactiver l'insertion et le filtrage HDR InfoFrame :

1. Définissez block_ext_hdr_infoframe sur 1'b0 dans rxtx_link.v file pour empêcher le filtrage de l'InfoFrame HDR du flux Auxiliaire.
2. Définir multiplexer_in0_valid de l'instance avalon_st_multiplexer dans altera_hdmi_aux_hdr.v file à 1'b0 pour empêcher le générateur de paquets auxiliaires de former et d'insérer des infoframes HDR supplémentaires dans le flux auxiliaire TX.
   

3.6. Schéma de pointage
Le schéma de synchronisation illustre les domaines d'horloge dans la conception HDMI Intel FPGA IP example.
Figure 26. HDMI Intel FPGA IP Design Example Schéma de synchronisation (Intel Quartus Prime Pro Edition)Figure 27. HDMI Intel FPGA IP Design Example Schéma de synchronisation (Intel Quartus Prime Standard Edition)Tableau 40. Signaux du schéma de synchronisation

Horloge	Nom du signal dans la conception	Description
TX IOPLL/ TX PLL Horloge de référence 1	hdmi_clk_in	Horloge de référence pour TX IOPLL et TX PLL. La fréquence d'horloge est la même que la fréquence d'horloge TMDS attendue du canal d'horloge HDMI TX TMDS. Pour cette conception HDMI Intel FPGA IP example, cette horloge est connectée à l'horloge RX TMDS à des fins de démonstration. Dans votre application, vous devez fournir une horloge dédiée avec une fréquence d'horloge TMDS à partir d'un oscillateur programmable pour de meilleures performances de gigue. Note: N'utilisez pas une broche RX d'émetteur-récepteur comme horloge de référence TX PLL. Votre conception ne s'adaptera pas si vous placez le refclk HDMI TX sur une broche RX.
Sortie d'horloge de l'émetteur-récepteur TX	tx_clk	Horloge de sortie récupérée à partir de l'émetteur-récepteur, et la fréquence varie en fonction du débit de données et des symboles par horloge. Fréquence de sortie de l'horloge de l'émetteur-récepteur TX = débit de données de l'émetteur-récepteur/(Symbole par horloge*10)
Horloge série TX PLL	tx_bonding_clocks	Horloge série rapide générée par TX PLL. La fréquence d'horloge est définie en fonction du débit de données.
Horloge de vitesse de liaison TX/RX	ls_clk	Horloge de vitesse de liaison. La fréquence d'horloge de la vitesse de liaison dépend de la fréquence d'horloge TMDS attendue, oversampfacteur de ling, symboles par horloge et rapport d'horloge de bit TMDS.

		Rapport d'horloge binaire TMDS	Fréquence d'horloge de la vitesse de liaison
		0	Fréquence d'horloge TMDS/ Symbole par horloge
		1	Fréquence d'horloge TMDS *4 / Symbole par horloge
Horloge vidéo TX/RX	vid_clk	Horloge de données vidéo. La fréquence d'horloge de données vidéo est dérivée de l'horloge de vitesse de liaison TX basée sur la profondeur de couleur.
		Rapport d'horloge binaire TMDS	Fréquence d'horloge des données vidéo
		0	Horloge TMDS/ Symbole par horloge/ Facteur de profondeur de couleur
		1	Horloge TMDS *4 / Symbole par horloge / Facteur de profondeur de couleur
		Bits par couleur	Facteur de profondeur de couleur
		8	1
		10	1.25
		12	1.5
		16	2.0
Horloge RX TMDS	tmds_clk_in	Canal d'horloge TMDS du RX HDMI et se connecte à l'horloge de référence de l'IOPLL.
Horloge de référence RX CDR 0 / Horloge de référence TX PLL 0	fr_clk	Horloge de référence à fonctionnement libre pour RX CDR et TX PLL. Cette horloge est nécessaire pour l'étalonnage à la mise sous tension.
Horloge de référence RX CDR 1	iopll_outclk0	Horloge de référence au RX CDR de l'émetteur-récepteur RX.
		Débit de données	Fréquence d'horloge de référence RX
		Débit de données <1 Gbit/s	5 × fréquence d'horloge TMDS
		1 Gbit/s< Débit de données <3.4 Gbit/s	Fréquence d'horloge TMDS
		Débit de données> 3.4 Gbps	4 × fréquence d'horloge TMDS
		• Débit de données < 1 Gbit/s : pour les oversampling pour répondre aux exigences de débit de données minimum de l'émetteur-récepteur. • Débit de données >3.4 Gbit/s : pour compenser le rapport débit binaire TMDS/horloge de 1/40 afin de maintenir le rapport débit de données/horloge de l'émetteur-récepteur à 1/10. Note: N'utilisez pas une broche RX d'émetteur-récepteur comme horloge de référence CDR. Votre conception ne s'adaptera pas si vous placez le refclk HDMI RX sur une broche RX.
Sortie d'horloge de l'émetteur-récepteur RX	rx_clk	Horloge de sortie récupérée à partir de l'émetteur-récepteur, et la fréquence varie en fonction du débit de données et des symboles par horloge. Fréquence de sortie d'horloge de l'émetteur-récepteur RX = débit de données de l'émetteur-récepteur/(Symbole par horloge*10)
Horloge de gestion	mgmt_clk	Une horloge 100 MHz fonctionnant librement pour ces composants :

		• Interfaces Avalon-MM pour la reconfiguration — La gamme de fréquences requise est comprise entre 100 et 125 MHz. •, contrôleur de réinitialisation PHY pour la séquence de réinitialisation de l'émetteur-récepteur — La gamme de fréquences requise est comprise entre 1 et 500 MHz. • Reconfiguration IOPLL — La fréquence d'horloge maximale est de 100 MHz. • Reconfiguration RX pour la gestion • CPU • Maître I2C
Horloge I2C	i2c_clk	Une entrée d'horloge de 100 MHz qui synchronise l'esclave I2C, les registres SCDC dans le cœur HDMI RX et la RAM EDID.

Informations connexes

• Utilisation de la broche RX de l'émetteur-récepteur comme horloge de référence CDR
• Utilisation de la broche RX de l'émetteur-récepteur comme horloge de référence TX PLL

3.7. Signaux d'interface
Les tableaux répertorient les signaux pour la conception HDMI Intel FPGA IP example.
Tableau 41. Signaux de niveau supérieur

Signal	Direction	Largeur	Description
Signal d'oscillateur embarqué
clk_fpga_b3_p	Saisir	1	Horloge de fonctionnement libre de 100 MHz pour l'horloge de référence de base
REFCLK_FMCB_P (Intel Quartus Prime Édition Pro)	Saisir	1	horloge de fonctionnement libre de 625 MHz pour l'horloge de référence de l'émetteur-récepteur ; cette horloge peut être de n'importe quelle fréquence

Boutons-poussoirs et voyants utilisateur
utilisateur_pb	Saisir	1	Bouton-poussoir pour contrôler la fonctionnalité de conception HDMI Intel FPGA IP
cpu_resetn	Saisir	1	Réinitialisation globale
utilisateur_led_g	Sortir	4	Affichage LED vert Reportez-vous à Configuration du matériel à la page 89 pour plus d'informations sur les fonctions des voyants.
utilisateur_led_r	Sortir	4	Affichage LED rouge Reportez-vous à Configuration du matériel à la page 89 pour plus d'informations sur les fonctions des voyants.

Broches de la carte fille HDMI FMC sur le port FMC B
fmcb_gbtclk_m2c_p_0	Saisir	1	Horloge HDMI RX TMDS
fmcb_dp_m2c_p	Saisir	3	Canaux de données HDMI RX rouge, vert et bleu • Carte fille Bitec révision 11 — [0] : RX TMDS Canal 1 (Vert) — [1] : RX TMDS Canal 2 (Rouge) — [2] : RX TMDS Canal 0 (Bleu) • Carte fille Bitec révision 4 ou 6 — [0] : RX TMDS Canal 1 (Vert) — polarité inversée — [1] : RX TMDS Canal 0 (Bleu) — polarité inversée — [2] : RX TMDS Canal 2 (Rouge) — polarité inversée
fmcb_dp_c2m_p	Sortir	4	Horloge HDMI TX, canaux de données rouge, vert et bleu • Carte fille Bitec révision 11 — [0] : TX TMDS Canal 2 (Rouge) — [1] : TX TMDS Canal 1 (Vert) — [2] : Canal TX TMDS 0 (Bleu) — [3] : Canal d'horloge TMDS TX • Carte fille Bitec révision 4 ou 6 — [0] : Canal d'horloge TMDS TX — [1] : Canal TX TMDS 0 (Bleu) — [2] : TX TMDS Canal 1 (Vert) — [3] : TX TMDS Canal 2 (Rouge)
fmcb_la_rx_p_9	Saisir	1	Détection de puissance HDMI RX + 5V
fmcb_la_rx_p_8	Entrée/Sortie	1	Détection de prise à chaud HDMI RX
fmcb_la_rx_n_8	Entrée/Sortie	1	HDMI RX I2C SDA pour DDC et SCDC
fmcb_la_tx_p_10	Saisir	1	HDMI RX I2C SCL pour DDC et SCDC
fmcb_la_tx_p_12	Saisir	1	Détection de prise à chaud HDMI TX
fmcb_la_tx_n_12	Entrée/Sortie	1	HDMI I2C SDA pour DDC et SCDC
fmcb_la_rx_p_10	Entrée/Sortie	1	HDMI I2C SCL pour DDC et SCDC
fmcb_la_tx_p_11	Entrée/Sortie	1	HDMI I2C SDA pour le contrôle du redriver
fmcb_la_rx_n_9	Entrée/Sortie	1	HDMI I2C SCL pour le contrôle du redriver

Tableau 42. Signaux de niveau supérieur HDMI RX

Signal	Direction	Largeur	Description
Signaux d'horloge et de réinitialisation
mgmt_clk	Saisir	1	Entrée d'horloge système (100 MHz)
fr_clk (Intel Quartus Prime Édition Pro)	Saisir	1	Horloge à fonctionnement libre (625 MHz) pour l'horloge de référence de l'émetteur-récepteur primaire. Cette horloge est nécessaire pour l'étalonnage de l'émetteur-récepteur pendant l'état de mise sous tension. Cette horloge peut être de n'importe quelle fréquence.
réinitialiser	Saisir	1	Entrée de réinitialisation du système

Signal	Direction	Largeur	Description
Signaux d'horloge et de réinitialisation
reset_xcvr_powerup (Intel Quartus Prime Pro Edition)	Saisir	1	Entrée de réinitialisation de l'émetteur-récepteur. Ce signal est affirmé pendant le processus de commutation des horloges de référence (de l'horloge à fonctionnement libre à l'horloge TMDS) à l'état de mise sous tension.
tmds_clk_in	Saisir	1	Horloge HDMI RX TMDS
i2c_clk	Saisir	1	Entrée d'horloge pour interface DDC et SCDC
vid_clk_out	Sortir	1	Sortie d'horloge vidéo
ls_clk_out	Sortir	1	Sortie d'horloge de vitesse de liaison
sys_init	Sortir	1	Initialisation du système pour réinitialiser le système à la mise sous tension

Émetteur-récepteur RX et signaux IOPLL
rx_serial_data	Saisir	3	Données série HDMI vers le PHY natif RX
gxb_rx_ready	Sortir	1	Indique que RX Native PHY est prêt
gxb_rx_cal_busy_out	Sortir	3	Étalonnage RX Native PHY occupé pour l'arbitre de l'émetteur-récepteur
gxb_rx_cal_busy_in	Saisir	3	Signal occupé d'étalonnage de l'arbitre de l'émetteur-récepteur au PHY natif RX
iopll_locked	Sortir	1	Indiquer que IOPLL est verrouillé
gxb_reconfig_write	Saisir	3	Reconfiguration de l'émetteur-récepteur Interface Avalon-MM du PHY natif RX à l'arbitre de l'émetteur-récepteur
gxb_reconfig_read	Saisir	3
gxb_reconfig_address	Saisir	30
gxb_reconfig_writedata	Saisir	96
gxb_reconfig_readdata	Sortir	96
gxb_reconfig_waitrequest	Sortir	3

Gestion de reconfiguration RX
rx_reconfig_fr	Sortir	1	La reconfiguration RX active le signal
mesure	Sortir	24	Mesure de fréquence d'horloge HDMI RX TMDS (en 10 ms)
mesure_valide	Sortir	1	Indique que le signal de mesure est valide
os	Sortir	1	Oversampfacteur ling : • 0 : pas de dépassementamplingue • 1  : 5 fois plusamplingue
reconfigur_mgmt_write	Sortir	1	Gestion de la reconfiguration RX Interface mappée en mémoire Avalon vers l'arbitre de l'émetteur-récepteur
reconfigur_mgmt_read	Sortir	1
reconfigur_mgmt_address	Sortir	12

reconfigur_mgmt_writedata	Sortir	32
reconfigur_mgmt_readdata	Saisir	32
reconfigur_mgmt_waitrequest	Saisir	1

Signaux de base HDMI RX
TMDS_Bit_clock_Ratio	Sortir	1	Interfaces de registre SCDC
audio_de	Sortir	1	Interfaces audio principales HDMI RX Reportez-vous à la section Interfaces Sink du Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
données_audio	Sortir	256
audio_info_ai	Sortir	48
audio_N	Sortir	20
audio_CTS	Sortir	20
métadonnées audio	Sortir	165
format_audio	Sortir	5
aux_pkt_data	Sortir	72	Interfaces auxiliaires de base HDMI RX Reportez-vous à la section Interfaces Sink du Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
aux_pkt_addr	Sortir	6
aux_pkt_wr	Sortir	1
aux_données	Sortir	72
aux_sop	Sortir	1
aux_eop	Sortir	1
aux_valid	Sortir	1
aux_erreur	Sortir	1
GCP	Sortir	6	Signaux de bande latérale du noyau HDMI RX Reportez-vous à la section Interfaces Sink du Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
info_avi	Sortir	112
info_vsi	Sortir	61
colordegree_mgmt_sync	Sortir	2
vid_data	Sortir	N*48 XNUMX	Ports vidéo principaux HDMI RX Remarque : N = symboles par horloge Se référer à la Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
vid_vsync	Sortir	N
vid_hsync	Sortir	N
vid_de	Sortir	N
mode	Sortir	1	Ports de contrôle et d'état du noyau HDMI RX Remarque : N = symboles par horloge Se référer à la Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
Ctrl	Sortir	N*6
fermé	Sortir	3
vid_lock	Sortir	1
in_5v_power	Saisir	1	Détection HDMI RX 5V et détection hotplug Reportez-vous au Interfaces de puits section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
hdmi_rx_hpd_n	Entrée/Sortie	1

hdmi_rx_i2c_sda	Entrée/Sortie	1	Interface HDMI RX DDC et SCDC
hdmi_rx_i2c_scl	Entrée/Sortie	1

Signaux RX EDID RAM
edid_ram_access	Saisir	1	Interface d'accès HDMI RX EDID RAM. Confirmez edid_ram_access lorsque vous souhaitez écrire ou lire à partir de la RAM EDID, sinon ce signal doit être maintenu bas.
edid_ram_address	Saisir	8
edid_ram_write	Saisir	1
edid_ram_read	Saisir	1
edid_ram_readdata	Sortir	8
edid_ram_writedata	Saisir	8
edid_ram_waitrequest	Sortir	1

Tableau 43. Signaux de niveau supérieur HDMI TX

Signal	Direction	Largeur	Description
Signaux d'horloge et de réinitialisation
mgmt_clk	Saisir	1	Entrée d'horloge système (100 MHz)
fr_clk (Intel Quartus Prime Édition Pro)	Saisir	1	Horloge à fonctionnement libre (625 MHz) pour l'horloge de référence de l'émetteur-récepteur primaire. Cette horloge est nécessaire pour l'étalonnage de l'émetteur-récepteur pendant l'état de mise sous tension. Cette horloge peut être de n'importe quelle fréquence.
réinitialiser	Saisir	1	Entrée de réinitialisation du système
hdmi_clk_in	Saisir	1	Horloge de référence pour TX IOPLL et TX PLL. La fréquence d'horloge est la même que la fréquence d'horloge TMDS.
vid_clk_out	Sortir	1	Sortie d'horloge vidéo
ls_clk_out	Sortir	1	Sortie d'horloge de vitesse de liaison
sys_init	Sortir	1	Initialisation du système pour réinitialiser le système à la mise sous tension
réinitialiser_xcvr	Saisir	1	Réinitialiser à l'émetteur-récepteur TX
réinitialiser_pll	Saisir	1	Réinitialiser à IOPLL et TX PLL
réinitialiser_pll_reconfig	Sortir	1	Réinitialiser à la reconfiguration PLL

Émetteur-récepteur TX et signaux IOPLL
tx_serial_data	Sortir	4	Données série HDMI du TX Native PHY
gxb_tx_ready	Sortir	1	Indique que TX Native PHY est prêt
gxb_tx_cal_busy_out	Sortir	4	Signal occupé d'étalonnage PHY natif TX vers l'arbitre de l'émetteur-récepteur
gxb_tx_cal_busy_in	Saisir	4	Signal occupé d'étalonnage de l'arbitre de l'émetteur-récepteur au PHY natif TX

Émetteur-récepteur TX et signaux IOPLL
iopll_locked	Sortir	1	Indiquer que IOPLL est verrouillé
txpll_locked	Sortir	1	Indique que TX PLL est verrouillé
gxb_reconfig_write	Saisir	4	Reconfiguration de l'émetteur-récepteur Interface mappée en mémoire Avalon du PHY natif TX à l'arbitre de l'émetteur-récepteur
gxb_reconfig_read	Saisir	4
gxb_reconfig_address	Saisir	40
gxb_reconfig_writedata	Saisir	128
gxb_reconfig_readdata	Sortir	128
gxb_reconfig_waitrequest	Sortir	4

Signaux de reconfiguration TX IOPLL et TX PLL
pll_reconfig_write/ tx_pll_reconfig_write	Saisir	1	Reconfiguration TX IOPLL/TX PLL Interfaces mappées en mémoire Avalon
pll_reconfig_read/tx_pll_reconfig_read	Saisir	1
adresse_pll_reconfig/ tx_pll_reconfig_adresse	Saisir	10
pll_reconfig_writedata/ tx_pll_reconfig_writedata	Saisir	32
pll_reconfig_readdata/ tx_pll_reconfig_readdata	Sortir	32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest	Sortir	1
os	Saisir	2	Oversampfacteur ling : • 0 : pas de dépassementamplingue • 1  : 3 fois plusamplingue • 2  : 4 fois plusamplingue • 3  : 5 fois plusamplingue
mesure	Saisir	24	Indique la fréquence d'horloge TMDS de la résolution vidéo de transmission.

Signaux de base HDMI TX
Ctrl	Saisir	6*N	Interfaces de contrôle de base HDMI TX Remarque : N = Symboles par horloge Reportez-vous à la section Interfaces source dans le HDMI Guide de l'utilisateur Intel FPGA IP pour plus d'informations.
mode	Saisir	1
TMDS_Bit_clock_Ratio	Saisir	1	SCInterfaces de registre CC Reportez-vous à la section Interfaces source du Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
Brouilleur_Activer	Saisir	1
audio_de	Saisir	1	Interfaces audio de base HDMI TX Se référer à la Interfaces sources section dans le Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
audio_mute	Saisir	1
données_audio	Saisir	256
suite…

Signaux de base HDMI TX
audio_info_ai	Saisir	49
audio_N	Saisir	22
audio_CTS	Saisir	22
métadonnées audio	Saisir	166
format_audio	Saisir	5
i2c_master_write	Saisir	1	Interface mappée en mémoire Avalon maître TX I2C vers le maître I2C à l'intérieur du noyau TX. Note: Ces signaux ne sont disponibles que lorsque vous allumez le Inclure I2C paramètre.
i2c_master_read	Saisir	1
i2c_master_address	Saisir	4
i2c_master_writedata	Saisir	32
i2c_master_readdata	Sortir	32
aux_prêt	Sortir	1	Interfaces auxiliaires de base HDMI TX Reportez-vous à la section Interfaces source du Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
aux_données	Saisir	72
aux_sop	Saisir	1
aux_eop	Saisir	1
aux_valid	Saisir	1
GCP	Saisir	6	Signaux de bande latérale du noyau HDMI TX Reportez-vous à la section Interfaces source du Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
info_avi	Saisir	113
info_vsi	Saisir	62
vid_data	Saisir	N*48 XNUMX	Ports vidéo principaux HDMI TX Remarque : N = symboles par horloge Reportez-vous à la section Interfaces source du Guide de l'utilisateur HDMI Intel FPGA IP pour plus d'informations.
vid_vsync	Saisir	N
vid_hsync	Saisir	N
vid_de	Saisir	N

I2Signaux de détection C et Hot Plug
nios_tx_i2c_sda_in (Intel Quartus Prime Édition Pro) Note: Lorsque vous allumez le Inclure I2C paramètre, ce signal est placé dans le noyau TX et ne sera pas visible à ce niveau.	Sortir	1	Interfaces mappées en mémoire I2C Master Avalon
nios_tx_i2c_scl_in (Intel Quartus Prime Édition Pro) Note: Lorsque vous allumez le Inclure I2C paramètre, ce signal est placé dans le noyau TX et ne sera pas visible à ce niveau.	Sortir	1
nios_tx_i2c_sda_oe (édition Intel Quartus Prime Pro) Note: Lorsque vous allumez le Inclure I2C paramètre, ce signal est placé dans le noyau TX et ne sera pas visible à ce niveau.	Saisir	1
suite…

I2Signaux de détection C et Hot Plug
nios_tx_i2c_scl_oe (Intel Quartus Prime Édition Pro) Note: Lorsque vous allumez le Inclure I2C paramètre, ce signal est placé dans le noyau TX et ne sera pas visible à ce niveau.	Saisir	1
nios_ti_i2c_sda_in (Intel Quartus Prime Édition Pro)	Sortir	1
nios_ti_i2c_scl_in (Intel Quartus Prime Édition Pro)	Sortir	1
nios_ti_i2c_sda_oe (édition Intel Quartus Prime Pro)	Saisir	1
nios_ti_i2c_scl_oe (Intel Quartus Prime Édition Pro)	Saisir	1
hdmi_tx_i2c_sda	Entrée/Sortie	1	Interfaces HDMI TX DDC et SCDC
hdmi_tx_i2c_scl	Entrée/Sortie	1
hdmi_ti_i2c_sda (édition Intel Quartus Prime Pro)	Entrée/Sortie	1	Interface I2C pour carte fille Bitec Révision 11 Contrôle TI181
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Édition Standard)	Entrée/Sortie	1
hdmi_ti_i2c_scl (Intel Quartus Prime Édition Pro)	Entrée/Sortie	1
hdmi_tx_ti_i2c_scl (Intel Quartus Prime Édition Standard)	Entrée/Sortie	1
tx_i2c_avalon_waitrequest	Sortir	1	Interfaces mappées en mémoire Avalon du maître I2C
tx_i2c_avalon_address (Intel Quartus Prime Édition Standard)	Saisir	3
tx_i2c_avalon_writedata (Intel Quartus Prime Édition Standard)	Saisir	8
tx_i2c_avalon_readdata (Intel Quartus Prime Édition Standard)	Sortir	8
tx_i2c_avalon_chipselect (Intel Quartus Prime Édition Standard)	Saisir	1
tx_i2c_avalon_write (Intel Quartus Prime Édition Standard)	Saisir	1
tx_i2c_irq (Intel Quartus Prime Édition Standard)	Sortir	1
tx_ti_i2c_avalon_waitrequest (Intel Quartus Prime Édition Standard)	Sortir	1
tx_ti_i2c_avalon_address (Intel Quartus Prime Édition Standard)	Saisir	3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Édition Standard)	Saisir	8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Édition Standard)	Sortir	8
suite…

I2Signaux de détection C et Hot Plug
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Édition Standard)	Saisir	1
tx_ti_i2c_avalon_write (Intel Quartus Prime Édition Standard)	Saisir	1
tx_ti_i2c_irq (Intel Quartus Prime Édition Standard)	Sortir	1
hdmi_tx_hpd_n	Saisir	1	Interfaces de détection de hotplug HDMI TX
tx_hpd_ack	Saisir	1
tx_hpd_req	Sortir	1

Tableau 44. Signaux de l'arbitre de l'émetteur-récepteur

Signal	Direction	Largeur	Description
clac	Saisir	1	Horloge de reconfiguration. Cette horloge doit partager la même horloge avec les blocs de gestion de reconfiguration.
réinitialiser	Saisir	1	Signal de réinitialisation. Cette réinitialisation doit partager la même réinitialisation avec les blocs de gestion de reconfiguration.
rx_rcfg_fr	Saisir	1	Signal d'activation de reconfiguration RX
tx_rcfg_fr	Saisir	1	Signal d'activation de reconfiguration TX
rx_rcfg_ch	Saisir	2	Indique quel canal doit être reconfiguré sur le noyau RX. Ce signal doit toujours rester affirmé.
tx_rcfg_ch	Saisir	2	Indique quel canal doit être reconfiguré sur le noyau TX. Ce signal doit toujours rester affirmé.
rx_reconfig_mgmt_write	Saisir	1	Reconfiguration des interfaces Avalon-MM depuis la gestion de la reconfiguration RX
rx_reconfig_mgmt_read	Saisir	1
rx_reconfig_mgmt_address	Saisir	10
rx_reconfig_mgmt_writedata	Saisir	32
rx_reconfig_mgmt_readdata	Sortir	32
rx_reconfig_mgmt_waitrequest	Sortir	1
tx_reconfig_mgmt_write	Saisir	1	Reconfiguration des interfaces Avalon-MM depuis la gestion de la reconfiguration TX
tx_reconfig_mgmt_read	Saisir	1
tx_reconfig_mgmt_address	Saisir	10
tx_reconfig_mgmt_writedata	Saisir	32
tx_reconfig_mgmt_readdata	Sortir	32
tx_reconfig_mgmt_waitrequest	Sortir	1
reconfigurer_écrire	Sortir	1	Reconfiguration des interfaces Avalon-MM vers l'émetteur-récepteur
reconfigurer_lire	Sortir	1
suite…

Signal	Direction	Largeur	Description
reconfigur_address	Sortir	10
reconfigur_writedata	Sortir	32
rx_reconfig_readdata	Saisir	32
rx_reconfig_waitrequest	Saisir	1
tx_reconfig_readdata	Saisir	1
tx_reconfig_waitrequest	Saisir	1
rx_cal_busy	Saisir	1	Signal d'état d'étalonnage de l'émetteur-récepteur RX
tx_cal_busy	Saisir	1	Signal d'état d'étalonnage de l'émetteur-récepteur TX
rx_reconfig_cal_busy	Sortir	1	Signal d'état d'étalonnage au contrôle de réinitialisation PHY de l'émetteur-récepteur RX
tx_reconfig_cal_busy	Sortir	1	Signal d'état d'étalonnage de la commande de réinitialisation PHY de l'émetteur-récepteur TX

Tableau 45. Signaux de liaison RX-TX

Signal	Direction	Largeur	Description
réinitialiser	Saisir	1	Réinitialisez le tampon FIFO vidéo/audio/auxiliaire/bandes latérales.
hdmi_tx_ls_clk	Saisir	1	Horloge de vitesse de liaison HDMI TX
hdmi_rx_ls_clk	Saisir	1	Horloge de vitesse de liaison HDMI RX
hdmi_tx_vid_clk	Saisir	1	Horloge vidéo HDMI TX
hdmi_rx_vid_clk	Saisir	1	Horloge vidéo HDMI RX
hdmi_rx_locked	Saisir	3	Indique l'état de verrouillage HDMI RX
hdmi_rx_de	Saisir	N	Interfaces vidéo HDMI RX Remarque : N = symboles par horloge
hdmi_rx_hsync	Saisir	N
hdmi_rx_vsync	Saisir	N
hdmi_rx_data	Saisir	N * 48
rx_audio_format	Saisir	5	Interfaces audio HDMI RX
rx_audio_metadata	Saisir	165
rx_audio_info_ai	Saisir	48
rx_audio_CTS	Saisir	20
rx_audio_N	Saisir	20
rx_audio_de	Saisir	1
rx_audio_data	Saisir	256
rx_gcp	Saisir	6	Interfaces de bande latérale HDMI RX
rx_info_avi	Saisir	112
rx_info_vsi	Saisir	61
suite…

Signal	Direction	Largeur	Description
rx_aux_eop	Saisir	1	Interfaces auxiliaires HDMI RX
rx_aux_sop	Saisir	1
rx_aux_valid	Saisir	1
rx_aux_data	Saisir	72
hdmi_tx_de	Sortir	N	Interfaces vidéo HDMI TX Remarque : N = symboles par horloge
hdmi_tx_hsync	Sortir	N
hdmi_tx_vsync	Sortir	N
hdmi_tx_data	Sortir	N * 48
tx_audio_format	Sortir	5	Interfaces audio HDMI TX
tx_audio_metadata	Sortir	165
tx_audio_info_ai	Sortir	48
tx_audio_CTS	Sortir	20
tx_audio_N	Sortir	20
tx_audio_de	Sortir	1
tx_audio_data	Sortir	256
tx_gcp	Sortir	6	Interfaces de bande latérale HDMI TX
tx_info_avi	Sortir	112
tx_info_vsi	Sortir	61
tx_aux_eop	Sortir	1	Interfaces auxiliaires HDMI TX
tx_aux_sop	Sortir	1
tx_aux_valid	Sortir	1
tx_aux_data	Sortir	72
tx_aux_ready	Sortir	1

Tableau 46. Signaux système du concepteur de plate-forme

Signal	Direction	Largeur	Description
cpu_clk (Intel Quartus Prime Édition Standard)	Saisir	1	Horloge du processeur
clock_bridge_0_in_clk_clk (Intel Quartus Prime Pro Edition)
cpu_clk_reset_n (Intel Quartus Prime Édition Standard)	Saisir	1	Réinitialisation du processeur
reset_bridge_0_reset_reset_n (Intel Quartus Prime Pro Edition)
tmds_bit_clock_ratio_pio_external_connectio n_export	Saisir	1	Rapport d'horloge binaire TMDS
mesure_pio_external_connection_export	Saisir	24	Fréquence d'horloge TMDS attendue
suite…

Signal	Direction	Largeur	Description
measure_valid_pio_external_connection_export t	Saisir	1	Indique que la mesure PIO est valide
i2c_master_i2c_serial_sda_in (Intel Quartus Prime Édition Pro)	Saisir	1	Interfaces Maître I2C
i2c_master_i2c_serial_scl_in (Intel Quartus Prime Édition Pro)	Saisir	1
i2c_master_i2c_serial_sda_oe (édition Intel Quartus Prime Pro)	Sortir	1
i2c_master_i2c_serial_scl_oe (édition Intel Quartus Prime Pro)	Sortir	1
i2c_master_ti_i2c_serial_sda_in (Intel Quartus Prime Édition Pro)	Saisir	1
i2c_master_ti_i2c_serial_scl_in (Intel Quartus Prime Édition Pro)	Saisir	1
i2c_master_ti_i2c_serial_sda_oe (édition Intel Quartus Prime Pro)	Sortir	1
i2c_master_ti_i2c_serial_scl_oe (édition Intel Quartus Prime Pro)	Sortir	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition)	Sortir	3	Interfaces mappées en mémoire I2C Master Avalon pour DDC et SCDC
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition)	Sortir	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition)	Saisir	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition)	Sortir	32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition)	Saisir	1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition)	Sortir	1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Édition Standard)	Sortir	3	Interfaces mappées en mémoire I2C Master Avalon pour carte fille Bitec révision 11, contrôle T1181
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Édition Standard)	Sortir	1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Édition Standard)	Saisir	32
oc_i2c_master_ti_avalon_anti_slave_writedat a (Intel Quartus Prime Standard Edition)	Sortir	32
oc_i2c_master_ti_avalon_anti_slave_waitrequest (Intel Quartus Prime Standard Edition)	Saisir	1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition)	Sortir	1
suite…

Signal	Direction	Largeur	Description
edid_ram_access_pio_external_connection_exp ort	Sortir	1	Interfaces d'accès EDID RAM. Confirmez edid_ram_access_pio_ external_connection_ export lorsque vous souhaitez écrire ou lire à partir de la RAM EDID sur le dessus du RX. Connectez l'esclave Avalon-MM d'accès EDID RAM dans Platform Designer à l'interface EDID RAM sur les modules RX de niveau supérieur.
edid_ram_slave_translator_address	Sortir	8
edid_ram_slave_translator_write	Sortir	1
edid_ram_slave_translator_read	Sortir	1
edid_ram_slave_translator_readdata	Saisir	8
edid_ram_slave_translator_writedata	Sortir	8
edid_ram_slave_translator_waitrequest	Saisir	1
powerup_cal_done_export (Intel Quartus Prime Pro Edition)	Saisir	1	Reconfiguration RX PMA Interfaces mappées en mémoire Avalon
rx_pma_cal_busy_export (Intel Quartus Prime Édition Pro)	Saisir	1
rx_pma_ch_export (Intel Quartus Prime Édition Pro)	Sortir	2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition)	Sortir	12
rx_pma_rcfg_mgmt_write (Intel Quartus Prime Édition Pro)	Sortir	1
rx_pma_rcfg_mgmt_read (Intel Quartus Prime Édition Pro)	Sortir	1
rx_pma_rcfg_mgmt_readdata (édition Intel Quartus Prime Pro)	Saisir	32
rx_pma_rcfg_mgmt_writedata (Intel Quartus Prime Édition Pro)	Sortir	32
rx_pma_rcfg_mgmt_waitrequest (édition Intel Quartus Prime Pro)	Saisir	1
rx_pma_waitrequest_export (Intel Quartus Prime Pro Edition)	Saisir	1
rx_rcfg_en_export (Intel Quartus Prime Pro Edition)	Sortir	1
rx_rst_xcvr_export (Intel Quartus Prime Édition Pro)	Sortir	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Saisir	1	Reconfiguration TX PLL Interfaces mappées en mémoire Avalon
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Sortir	32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address	Sortir	10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write	Sortir	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read	Sortir	1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Saisir	32
suite…

Signal	Direction	Largeur	Description
tx_pll_waitrequest_pio_external_connection_export	Saisir	1	Demande d'attente TX PLL
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address	Sortir	12	Reconfiguration TX PMA Interfaces mappées en mémoire Avalon
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write	Sortir	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read	Sortir	1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata	Saisir	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedata	Sortir	32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest	Saisir	1
tx_pma_waitrequest_pio_external_connection_export	Saisir	1	Demande d'attente TX PMA
tx_pma_cal_busy_pio_external_connection_exp ort	Saisir	1	Réétalonnage TX PMA occupé
tx_pma_ch_export	Sortir	2	Canaux TX PMA
tx_rcfg_en_pio_external_connection_export	Sortir	1	Activer la reconfiguration TX PMA
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writedata	Sortir	32	TX IOPLL Reconfiguration Interfaces mappées en mémoire Avalon
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata	Saisir	32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest	Saisir	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address	Sortir	9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write	Sortir	1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read	Sortir	1
tx_os_pio_external_connection_export	Sortir	2	Oversampfacteur ling : • 0 : pas de dépassementamplingue • 1  : 3 fois plusamplingue • 2  : 4 fois plusamplingue • 3  : 5 fois plusamplingue
tx_rst_pll_pio_external_connection_export	Sortir	1	Réinitialiser à IOPLL et TX PLL
tx_rst_xcvr_pio_external_connection_export	Sortir	1	Réinitialiser à TX Native PHY
wd_timer_resetrequest_reset	Sortir	1	Réinitialisation de la minuterie du chien de garde
color_degree_pio_external_connection_export	Saisir	2	Profondeur de couleur
tx_hpd_ack_pio_external_connection_export	Sortir	1	Pour TX hotplug détecter la prise de contact
tx_hpd_req_pio_external_connection_export	Saisir	1

3.8. Concevoir des paramètres RTL
Utilisez les paramètres HDMI TX et RX Top RTL pour personnaliser la conception example.
La plupart des paramètres de conception sont disponibles dans le Design Exampl'onglet le de l'éditeur de paramètres HDMI Intel FPGA IP. Vous pouvez toujours changer la conception example paramètres vous
effectuée dans l'éditeur de paramètres via les paramètres RTL.

Tableau 47. Paramètres principaux de réception HDMI

Paramètre	Valeur	Description
SUPPORT_DEEP_COLOR	• 0 : pas de couleur foncée • 1 : couleur profonde	Détermine si le noyau peut encoder des formats de couleurs profondes.
SUPPORT_AUXILIAIRE	• 0  : pas d'auxiliaire • 1 : AUX	Détermine si l'encodage du canal auxiliaire est inclus.
SYMBOLES_PER_CLOCK	8	Prend en charge 8 symboles par horloge pour les appareils Intel Arria 10.
SUPPORT_AUDIO	• 0 : pas de son • 1 : audio	Détermine si le noyau peut encoder l'audio.
EDID_RAM_ADDR_WIDTH (Intel Quartus Prime Édition Standard)	8 (valeur par défaut)	Log base 2 de la taille de la RAM EDID.
BITEC_FILLE_CARD_REV	• 0 : ne cible aucune carte fille Bitec HDMI • 4 : prend en charge la révision 4 de la carte fille HDMI Bitec • 6 : ciblant la révision 6 de la carte fille HDMI Bitec • 11 : ciblage de la révision 11 de la carte fille HDMI Bitec (par défaut)	Spécifie la révision de la carte fille Bitec HDMI utilisée. Lorsque vous modifiez la révision, la conception peut permuter les canaux de l'émetteur-récepteur et inverser la polarité conformément aux exigences de la carte fille Bitec HDMI. Si vous réglez le paramètre BITEC_DAUGHTER_CARD_REV sur 0, la conception n'apporte aucune modification aux canaux de l'émetteur-récepteur et à la polarité.
POLARITÉ_INVERSION	• 0 : Inverser la polarité • 1 : ne pas inverser la polarité	Réglez ce paramètre sur 1 pour inverser la valeur de chaque bit des données d'entrée. La définition de ce paramètre sur 1 affecte 4'b1111 au port rx_polinv de l'émetteur-récepteur RX.

Tableau 48. Paramètres supérieurs de transmission HDMI

Paramètre	Valeur	Description
USE_FPLL	1	Prend en charge fPLL en tant que TX PLL uniquement pour les appareils Intel Cyclone® 10 GX. Réglez toujours ce paramètre sur 1.
SUPPORT_DEEP_COLOR	• 0 : pas de couleur foncée • 1 : couleur profonde	Détermine si le noyau peut encoder des formats de couleurs profondes.
SUPPORT_AUXILIAIRE	• 0  : pas d'auxiliaire • 1 : AUX	Détermine si l'encodage du canal auxiliaire est inclus.
SYMBOLES_PER_CLOCK	8	Prend en charge 8 symboles par horloge pour les appareils Intel Arria 10.
suite…

Paramètre	Valeur	Description
SUPPORT_AUDIO	• 0 : pas de son • 1 : audio	Détermine si le noyau peut encoder l'audio.
BITEC_FILLE_CARD_REV	• 0 : ne cible aucune carte fille Bitec HDMI • 4 : prend en charge la révision 4 de la carte fille HDMI Bitec • 6 : ciblant la révision 6 de la carte fille HDMI Bitec • 11 : ciblage de la révision 11 de la carte fille HDMI Bitec (par défaut)	Spécifie la révision de la carte fille Bitec HDMI utilisée. Lorsque vous modifiez la révision, la conception peut permuter les canaux de l'émetteur-récepteur et inverser la polarité conformément aux exigences de la carte fille Bitec HDMI. Si vous réglez le paramètre BITEC_DAUGHTER_CARD_REV sur 0, la conception n'apporte aucune modification aux canaux de l'émetteur-récepteur et à la polarité.
POLARITÉ_INVERSION	• 0 : Inverser la polarité • 1 : ne pas inverser la polarité	Réglez ce paramètre sur 1 pour inverser la valeur de chaque bit des données d'entrée. Le réglage de ce paramètre sur 1 affecte 4'b1111 au port tx_polinv de l'émetteur-récepteur TX.

3.9. Configuration du matériel
La conception HDMI Intel FPGA IP exampLe fichier est compatible HDMI 2.0b et effectue une démonstration en boucle pour un flux vidéo HDMI standard.
Pour exécuter le test matériel, connectez un périphérique compatible HDMI, tel qu'une carte graphique avec interface HDMI, au bloc Transceiver Native PHY RX et au récepteur HDMI.
saisir.

1. Le récepteur HDMI décode le port en un flux vidéo standard et l'envoie au noyau de récupération d'horloge.
2. Le noyau HDMI RX décode les données vidéo, auxiliaires et audio à reboucler en parallèle au noyau HDMI TX via le DCFIFO.
3. Le port source HDMI de la carte fille FMC transmet l'image à un moniteur.

Note:
Si vous souhaitez utiliser une autre carte de développement Intel FPGA, vous devez modifier les affectations des périphériques et les affectations des broches. Le réglage analogique de l'émetteur-récepteur est testé pour le kit de développement Intel Arria 10 FPGA et la carte fille Bitec HDMI 2.0. Vous pouvez modifier les paramètres de votre propre carte.

Tableau 49. Fonctions des boutons-poussoirs intégrés et des voyants utilisateur

Bouton poussoir/DEL	Fonction
cpu_resetn	Appuyez une fois pour effectuer la réinitialisation du système.
utilisateur_pb[0]	Appuyez une fois pour basculer le signal HPD vers la source HDMI standard.
utilisateur_pb[1]	• Maintenez la touche enfoncée pour demander au noyau TX d'envoyer le signal codé DVI. • Relâchez pour envoyer le signal encodé HDMI.
utilisateur_pb[2]	• Maintenez la touche enfoncée pour demander au noyau TX d'arrêter d'envoyer les InfoFrames à partir des signaux de bande latérale. • Relâchez pour reprendre l'envoi des InfoFrames à partir des signaux de bande latérale.
USER_LED[0]	État de verrouillage RX HDMI PLL. • 0 = déverrouillé • 1 = verrouillé
USER_LED[1]	État prêt de l'émetteur-récepteur RX.
suite…

Bouton poussoir/DEL	Fonction
	• 0 = Pas prêt • 1 = Prêt
USER_LED[2]	Statut de verrouillage du noyau RX HDMI. • 0 = Au moins 1 canal déverrouillé • 1 = Les 3 canaux sont verrouillés
USER_LED[3]	Overs RXampstatut ling. • 0 = non-oversampled (débit de données > 1,000 10 Mbps dans l'appareil Intel Arria XNUMX) • 1 = dépassementsampled (taux de données < 100 Mbps dans l'appareil Intel Arria 10)
USER_LED[4]	État de verrouillage TX HDMI PLL. • 0 = déverrouillé • 1 = verrouillé
USER_LED[5]	État prêt de l'émetteur-récepteur TX. • 0 = Pas prêt • 1 = Prêt
USER_LED[6]	État de verrouillage PLL de l'émetteur-récepteur TX. • 0 = déverrouillé • 1 = verrouillé
USER_LED[7]	Overs TXampstatut ling. • 0 = non-oversampled (débit de données > 1,000 10 Mbps dans l'appareil Intel Arria XNUMX) • 1 = dépassementsampled (taux de données < 1,000 Mbps dans l'appareil Intel Arria 10)

3.10. Banc de test de simulation
Le banc de test de simulation simule le bouclage série HDMI TX vers le cœur RX.
Note:
Ce banc d'essai de simulation n'est pas pris en charge pour les conceptions avec le paramètre Inclure I2C activé.

3. Conception HDMI 2.0 Example (Support FRL = 0)
683156 | 2022.12.27
Figure 28. Schéma fonctionnel du banc de test de simulation HDMI Intel FPGA IP

Tableau 50. Composants du banc d'essai

Composant	Description
TPG vidéo	Le générateur de séquences de test vidéo (TPG) fournit le stimulus vidéo.
AudioSample Gén	L'audio sample générateur fournit de l'audioample stimulant. Le générateur génère un modèle de données de test d'incrémentation à transmettre via le canal audio.
Aux Sample Gén	Les aux sample générateur fournit l'auxiliaireample stimulant. Le générateur génère une donnée fixe à transmettre à partir de l'émetteur.
Vérification CRC	Ce vérificateur vérifie si la fréquence d'horloge récupérée de l'émetteur-récepteur TX correspond au débit de données souhaité.
Vérification des données audio	La vérification des données audio compare si le modèle de données de test d'incrémentation est reçu et décodé correctement.
Vérification des données auxiliaires	La vérification des données auxiliaires compare si les données auxiliaires attendues sont reçues et décodées correctement côté récepteur.

Le banc de test de simulation HDMI effectue les tests de vérification suivants :

Fonction HDMI	Vérification
Données vidéo	• Le testbench implémente la vérification CRC sur la vidéo d'entrée et de sortie. • Il vérifie la valeur CRC des données transmises par rapport au CRC calculé dans les données vidéo reçues. • Le banc d'essai effectue ensuite la vérification après avoir détecté 4 signaux V-SYNC stables provenant du récepteur.
Données auxiliaires	• Les aux sample générateur génère une donnée fixe à transmettre depuis l'émetteur. • Côté récepteur, le générateur compare si les données auxiliaires attendues sont reçues et décodées correctement.
Données audio	• L'audio sampLe générateur génère un modèle de données de test d'incrémentation à transmettre via le canal audio. • Côté récepteur, le vérificateur de données audio vérifie et compare si le modèle de données de test d'incrémentation est reçu et décodé correctement.

Une simulation réussie se termine par le message suivant :
# SYMBOLES_PER_CLOCK = 2
# CIE = 4
# FRL_RATE = 0
# BPA = 0
# AUDIO_FREQUENCY (kHz) = 48
#AUDIO_CHANNEL = 8
# Passe de simulation

Tableau 51. HDMI Intel FPGA IP Design Example Simulateurs pris en charge

Simulateur	Verilog HDL	VHDL
ModelSim – Édition Intel FPGA/ ModelSim – Édition Intel FPGA Starter	Oui	Oui
VCS/VCSMX	Oui	Oui
Riviera-PRO	Oui	Oui
Xcélium Parallèle	Oui	Non

3.11. Améliorer votre conception
Tableau 52. Conception HDMI ExampCompatibilité avec la version précédente du logiciel Intel Quartus Prime Pro Edition

Ex de conceptionampla Variante	Possibilité de mise à niveau vers Intel Quartus Prime Pro Edition 20.3
Conception HDMI 2.0 Example (Support FRL = 0)	Non

Pour toute conception non compatible exampfichiers, vous devez effectuer les opérations suivantes :

1. Générer un nouveau design exampfichier dans la version actuelle du logiciel Intel Quartus Prime Pro Edition en utilisant les mêmes configurations de votre conception existante.
2. Comparez l'ensemble de la conception example répertoire avec le design exampfichier généré à l'aide de la version précédente du logiciel Intel Quartus Prime Pro Edition. Port sur les modifications trouvées.

HDCP sur HDMI 2.0/2.1 Design Example

La conception matérielle HDCP sur HDMI exampLe fichier vous aide à évaluer la fonctionnalité de la fonctionnalité HDCP et vous permet d'utiliser la fonctionnalité dans vos conceptions Intel Arria 10.
Note:
La fonction HDCP n'est pas incluse dans le logiciel Intel Quartus Prime Pro Edition. Pour accéder à la fonction HDCP, contactez Intel à https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1. Protection du contenu numérique à haut débit (HDCP)
La protection du contenu numérique à large bande passante (HDCP) est une forme de protection des droits numériques permettant de créer une connexion sécurisée entre la source et l'écran.
Intel a créé la technologie originale, qui est sous licence du groupe Digital Content Protection LLC. HDCP est une méthode de protection contre la copie où le flux audio/vidéo est crypté entre l'émetteur et le récepteur, le protégeant contre la copie illégale.
Les fonctionnalités HDCP sont conformes à la spécification HDCP version 1.4 et à la spécification HDCP version 2.3.
Les IP HDCP 1.4 et HDCP 2.3 effectuent tous les calculs dans la logique du cœur du matériel sans qu'aucune valeur confidentielle (telle que la clé privée et la clé de session) ne soit accessible depuis l'extérieur de l'IP cryptée.

Tableau 53. Fonctions IP HDCP

IP HDCP	Fonctions
HDCP 1.4 IP	• Échange d'authentification — Calcul du passe-partout (Km) — Génération de An aléatoire — Calcul de la clé de session (Ks), M0 et R0. • Authentification avec répéteur — Calcul et vérification de V et V' • Vérification de l'intégrité des liens — Calcul de la clé de trame (Ki), Mi et Ri.
suite…

Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services.
*D'autres noms et marques peuvent être revendiqués comme étant la propriété d'autrui.

ISO
9001:2015
Inscrit

IP HDCP	Fonctions
	• Tous les modes de chiffrement, y compris hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher et hdcpRngCipher • Signalisation d'état de cryptage d'origine (DVI) et signalisation d'état de cryptage améliorée (HDMI) • Véritable générateur de nombres aléatoires (TRNG) — Mise en œuvre entièrement numérique basée sur le matériel et générateur de nombres aléatoires non déterministe
HDCP 2.3 IP	• Génération de la clé principale (km), de la clé de session (ks) et du nonce (rn, riv) — Conforme à la génération de nombres aléatoires NIST.SP800-90A • Authentification et échange de clés — Génération de nombres aléatoires pour rtx et rrx conformes à la génération de nombres aléatoires NIST.SP800-90A — Vérification de la signature du certificat du destinataire (certrx) à l'aide de la clé publique DCP (kpubdcp) — 3072 bits RSASSA-PKCS#1 v1.5 — Chiffrement et déchiffrement RSAES-OAEP (PKCS#1 v2.1) de la Master Key (km) — Dérivation de kd (dkey0, dkey1) en utilisant le mode AES-CTR — Calcul et vérification de H et H' — Calcul de Ekh(km) et km (appariement) • Authentification avec répéteur — Calcul et vérification de V et V' — Calcul et vérification de M et M' • Renouvelabilité du système (SRM) — Vérification de la signature SRM à l'aide de kpubdcp — 3072 bits RSASSA-PKCS#1 v1.5 • Échange de clé de session • Génération et calcul de Edkey(ks) et riv. • Dérivation de dkey2 à l'aide du mode AES-CTR • Vérification de la localité — Calcul et vérification de L et L' — Génération de nonce (rn) • Gestion des flux de données — Génération de flux de clés basée sur le mode AES-CTR • Algorithmes cryptographiques asymétriques — RSA avec une longueur de module de 1024 (kpubrx) et 3072 (kpubdcp) bits — RSA-CRT (théorème du reste chinois) avec une longueur de module de 512 (kprivrx) bits et une longueur d'exposant de 512 (kprivrx) bits • Fonction cryptographique de bas niveau — Algorithmes cryptographiques symétriques • Mode AES-CTR avec une longueur de clé de 128 bits — Algorithmes de hachage, MGF et HMAC • SHA256 • HMAC-SHA256 • MGF1-SHA256 — Véritable générateur de nombres aléatoires (TRNG) • Conforme NIST.SP800-90A • Mise en œuvre entièrement numérique basée sur le matériel et générateur de nombres aléatoires non déterministe

4.1.1. Conception HDCP sur HDMI Exampl'Architecture
La fonction HDCP protège les données lorsque les données sont transmises entre des appareils connectés via une interface HDMI ou d'autres interfaces numériques protégées par HDCP.
Les systèmes protégés par HDCP comprennent trois types d'appareils :

4. HDCP sur HDMI 2.0/2.1 Design Example
683156 | 2022.12.27
• Sources (émission)
• Éviers (RX)
• Répéteurs
Cette conception exampLe fichier illustre le système HDCP dans un dispositif répéteur où il accepte les données, les décrypte, puis les recrypte et enfin retransmet les données. Les répéteurs ont à la fois des entrées et des sorties HDMI. Il instancie les tampons FIFO pour effectuer une transmission directe du flux vidéo HDMI entre le récepteur et la source HDMI. Il peut effectuer un certain traitement du signal, tel que la conversion de vidéos dans un format de résolution supérieure en remplaçant les tampons FIFO par les cœurs IP de la suite de traitement vidéo et image (VIP).

Figure 29. Conception HDCP sur HDMI Example schéma fonctionnel

Les descriptions suivantes sur l'architecture de la conception exampcorrespond à la conception HDCP sur HDMI example schéma bloc. Lorsque SUPPORT FRL = 1 ou
SUPPORT HDCP KEY MANAGEMENT = 1, la conception exampla hiérarchie est légèrement différente de la Figure 29 à la page 95 mais les fonctions HDCP sous-jacentes restent les
même.

1. Les HDCP1x et HDCP2x sont des adresses IP disponibles via l'éditeur de paramètres IP HDMI Intel FPGA. Lorsque vous configurez l'IP HDMI dans l'éditeur de paramètres, vous pouvez activer et inclure HDCP1x ou HDCP2x ou les deux IP dans le cadre du sous-système. Avec les deux IP HDCP activées, l'IP HDMI se configure dans la topologie en cascade où les IP HDCP2x et HDCP1x sont connectées dos à dos.
   • L'interface de sortie HDCP du TX HDMI envoie des données audio vidéo non cryptées.
   • Les données non cryptées sont cryptées par le bloc HDCP actif et renvoyées dans le HDMI TX via l'interface HDCP Ingress pour être transmises via la liaison.
   • Le sous-système CPU en tant que contrôleur maître d'authentification garantit qu'un seul des IP HDCP TX est actif à un moment donné et que l'autre est passif.
   • De même, le HDCP RX décrypte également les données reçues sur le lien depuis un HDCP TX externe.
2. Vous devez programmer les IP HDCP avec des clés de production émises par Digital Content Protection (DCP). Chargez les clés suivantes :
   Tableau 54. Clés de production émises par DCP
   

   HDCP	TX / RX	Clés
   HDCP2x	TX	16 octets : constante globale (lc128)
   	RX	• 16 octets (identique à TX) : Constante globale (lc128) • 320 octets : clé privée RSA (kprivrx) • 522 octets : certificat de clé publique RSA (certrx)
   HDCP1x	TX	• 5 octets : vecteur de sélection de clé TX (Aksv) • 280 octets : clés de périphérique privées TX (clés A)
   	RX	• 5 octets : vecteur de sélection de clé RX (Bksv) • 280 octets : clés de périphérique privé RX (clés B)

   La conception example implémente les mémoires clés sous la forme d'une simple RAM synchrone à double port et à double horloge. Pour une petite taille de clé comme HDCP2x TX, l'IP implémente la mémoire de clé à l'aide de registres en logique régulière.
   Remarque : Intel ne fournit pas les clés de production HDCP avec la conception example ou Intel FPGA IPs en aucune circonstance. Pour utiliser les adresses IP HDCP ou la conception example, vous devez devenir un adopteur HDCP et acquérir les clés de production directement auprès de Digital Content Protection LLC (DCP).
   Pour exécuter la conception example, soit vous éditez la clé mémoire files au moment de la compilation pour inclure les clés de production ou implémenter des blocs logiques pour lire en toute sécurité les clés de production à partir d'un périphérique de stockage externe et les écrire dans les mémoires de clés au moment de l'exécution.

3. Vous pouvez cadencer les fonctions cryptographiques implémentées dans le HDCP2x IP avec n'importe quelle fréquence jusqu'à 200 MHz. La fréquence de cette horloge détermine la vitesse à laquelle
   L'authentification HDCP2x fonctionne. Vous pouvez choisir de partager l'horloge 100 MHz utilisée pour le processeur Nios II, mais la latence d'authentification serait doublée par rapport à l'utilisation d'une horloge 200 MHz.
4. Les valeurs qui doivent être échangées entre le HDCP TX et le HDCP RX sont communiquées via l'interface HDMI DDC (interface série I2 C) du HDCP-
   interface protégée. Le HDCP RX doit présenter un périphérique logique sur le bus I2C pour chaque lien qu'il prend en charge. L'esclave I2C est dupliqué pour le port HDCP avec l'adresse de périphérique de 0x74. Il pilote le port de registre HDCP (Avalon-MM) des IP RX HDCP2x et HDCP1x.
5. Le HDMI TX utilise le maître IC pour lire l'EDID de RX et transférer les données SCDC nécessaires au fonctionnement HDMI 2.0 vers RX. Le même maître I2C piloté par le processeur Nios II est également utilisé pour transférer les messages HDCP entre TX et RX. Le maître I2C est intégré dans le sous-système CPU.
6. Le processeur Nios II agit en tant que maître dans le protocole d'authentification et pilote les registres de contrôle et d'état (Avalon-MM) des HDCP2x et HDCP1x TX
   IP. Les pilotes logiciels implémentent la machine d'état du protocole d'authentification, y compris la vérification de la signature du certificat, l'échange de la clé principale, la vérification de la localité, l'échange de la clé de session, l'appariement, la vérification de l'intégrité de la liaison (HDCP1x) et l'authentification avec des répéteurs, comme la propagation des informations de topologie et la propagation des informations de gestion de flux. Les pilotes logiciels n'implémentent aucune des fonctions cryptographiques requises par le protocole d'authentification. Au lieu de cela, le matériel IP HDCP implémente toutes les fonctions cryptographiques garantissant qu'aucune valeur confidentielle ne peut être consultée.
   7. Dans une véritable démonstration de répéteur où la propagation des informations de topologie en amont est requise, le processeur Nios II pilote le port de message du répéteur (Avalon-MM) des IP HDCP2x et HDCP1x RX. Le processeur Nios II remet le bit RX REPEATER à 0 lorsqu'il détecte que l'aval connecté n'est pas compatible HDCP ou lorsqu'aucun aval n'est connecté. Sans connexion en aval, le système RX est désormais un récepteur de point final, plutôt qu'un répéteur. À l'inverse, le processeur Nios II définit le bit RX REPEATER sur 1 lorsqu'il détecte que l'aval est compatible HDCP.

4.2. Flux logiciel du processeur Nios II
L'organigramme du logiciel Nios II inclut les contrôles d'authentification HDCP sur l'application HDMI.
Figure 30. Organigramme du logiciel du processeur Nios II

1. Le logiciel Nios II initialise et réinitialise le HDMI TX PLL, l'émetteur-récepteur TX PHY, le maître I2C et le retimer TI externe.
2. Le logiciel Nios II interroge le signal valide de détection de débit périodique du circuit de détection de débit RX pour déterminer si la résolution vidéo a changé et si une reconfiguration TX est nécessaire. Le logiciel interroge également le signal de détection d'enfichage à chaud TX pour déterminer si un événement d'enfichage à chaud TX s'est produit.
3. Lorsqu'un signal valide est reçu du circuit de détection de débit RX, le logiciel Nios II lit les valeurs SCDC et de profondeur d'horloge du RX HDMI et récupère la bande de fréquence d'horloge en fonction du débit détecté pour déterminer si la reconfiguration HDMI TX PLL et PHY de l'émetteur-récepteur est requise. Si une reconfiguration TX est requise, le logiciel Nios II commande au maître I2C d'envoyer la valeur SCDC au RX externe. Il commande ensuite de reconfigurer l'émetteur-récepteur HDMI TX PLL et TX
   PHY, suivi d'un recalibrage de l'appareil et d'une séquence de réinitialisation. Si le débit ne change pas, ni la reconfiguration TX ni la ré-authentification HDCP ne sont nécessaires.
4. Lorsqu'un événement de branchement à chaud TX s'est produit, le logiciel Nios II commande au maître I2C d'envoyer la valeur SCDC au RX externe, puis de lire l'EDID à partir du RX
   et mettre à jour la RAM EDID interne. Le logiciel propage ensuite les informations EDID vers l'amont.
5. Le logiciel Nios II démarre l'activité HDCP en ordonnant au maître I2C de lire le décalage 0x50 du RX externe pour détecter si l'aval est compatible HDCP, ou
   sinon:
   • Si la valeur HDCP2Version renvoyée est 1, l'aval est compatible HDCP2x.
   • Si la valeur renvoyée de l'ensemble des lectures 0x50 est de 0, l'aval est compatible HDCP1x.
   • Si la valeur renvoyée de l'ensemble des lectures 0x50 est de 1, l'aval n'est pas compatible HDCP ou est inactif.
   • Si l'aval n'était auparavant pas compatible HDCP ou inactif mais est actuellement compatible HDCP, le logiciel définit le bit REPEATER du répéteur en amont (RX) sur 1 pour indiquer que le RX est maintenant un répéteur.
   • Si l'aval est auparavant compatible HDCP mais n'est actuellement pas compatible HDCP ou inactif, le logiciel définit le bit REPEATER sur 0 pour indiquer que le RX est maintenant un récepteur de point d'extrémité.
6. Le logiciel lance le protocole d'authentification HDCP2x qui comprend la vérification de la signature du certificat RX, l'échange de la clé principale, la vérification de la localité, l'échange de la clé de session, l'appariement, l'authentification avec des répéteurs tels que la propagation des informations de topologie.
7. Lorsqu'il est à l'état authentifié, le logiciel Nios II commande au maître I2C d'interroger le registre RxStatus à partir du RX externe, et si le logiciel détecte que le bit REAUTH_REQ est défini, il lance la réauthentification et désactive le cryptage TX.
8. Lorsque l'aval est un répéteur et que le bit READY du registre RxStatus est défini sur 1, cela indique généralement que la topologie en aval a changé. Ainsi, le logiciel Nios II ordonne au maître I2C de lire la ReceiverID_List depuis l'aval et de vérifier la liste. Si la liste est valide et qu'aucune erreur de topologie n'est détectée, le logiciel passe au module Content Stream Management. Sinon, il lance la ré-authentification et désactive le cryptage TX.
9. Le logiciel Nios II prépare les valeurs ReceiverID_List et RxInfo, puis écrit sur le port Avalon-MM Repeater Message du répéteur en amont (RX). Le RX propage ensuite la liste au TX externe (en amont).
10. L'authentification est terminée à ce stade. Le logiciel permet le cryptage TX.
11. Le logiciel lance le protocole d'authentification HDCP1x qui inclut l'échange de clés et l'authentification avec des répéteurs.
12. Le logiciel Nios II effectue une vérification de l'intégrité de la liaison en lisant et en comparant Ri' et Ri à partir du RX externe (en aval) et du HDCP1x TX respectivement. Si les valeurs
    ne correspondent pas, cela indique une perte de synchronisation et le logiciel initie la réauthentification et désactive le cryptage TX.
13. Si l'aval est un répéteur et que le bit READY du registre Bcaps est mis à 1, cela indique généralement que la topologie aval a changé. Ainsi, le logiciel Nios II ordonne au maître I2C de lire la valeur de la liste KSV depuis l'aval et de vérifier la liste. Si la liste est valide et qu'aucune erreur de topologie n'est détectée, le logiciel prépare la liste KSV et la valeur Bstatus et écrit sur le port Avalon-MM Repeater Message du répéteur en amont (RX). Le RX propage ensuite la liste au TX externe (en amont). Sinon, il lance la réauthentification et désactive le cryptage TX.

4.3. Procédure pas à pas de conception
Configuration et exécution de la conception HDCP sur HDMI example se compose de cinq staget.

1. Configurez le matériel.
2. Générez le dessin.
3. Modifier la mémoire de la clé HDCP files pour inclure vos clés de production HDCP.
   un. Stockez les clés de production HDCP simples dans le FPGA (prise en charge de la gestion des clés HDCP = 0)
   b. Stockez les clés de production HDCP cryptées dans la mémoire flash externe ou l'EEPROM (prise en charge de la gestion des clés HDCP = 1)
4. Compilez le dessin.
5. View les résultats.

4.3.1. Configurer le matériel
Le premier stage de la démonstration consiste à configurer le matériel.
Lorsque SUPPORT FRL = 0, suivez ces étapes pour configurer le matériel pour la démonstration :

1. Connectez la carte fille Bitec HDMI 2.0 FMC (révision 11) au kit de développement Arria 10 GX au port FMC B.
2. Connectez le kit de développement Arria 10 GX à votre PC à l'aide d'un câble USB.
3. Connectez un câble HDMI du connecteur HDMI RX de la carte fille Bitec HDMI 2.0 FMC à un appareil HDMI compatible HDCP, comme une carte graphique avec sortie HDMI.
4. Connectez un autre câble HDMI du connecteur HDMI TX de la carte fille Bitec HDMI 2.0 FMC à un appareil HDMI compatible HDCP, tel qu'un téléviseur avec entrée HDMI.

Lorsque SUPPORT FRL = 1, suivez ces étapes pour configurer le matériel pour le démonstration:

1. Connectez la carte fille Bitec HDMI 2.1 FMC (Révision 9) au kit de développement Arria 10 GX au port FMC B.
2. Connectez le kit de développement Arria 10 GX à votre PC à l'aide d'un câble USB.
3. Connectez un câble HDMI 2.1 de catégorie 3 du connecteur HDMI RX de la carte fille Bitec HDMI 2.1 FMC à une source HDMI 2.1 compatible HDCP, telle que Quantum Data 980 48G Generator.
4. Connectez un autre câble HDMI 2.1 de catégorie 3 du connecteur HDMI TX de la carte fille Bitec HDMI 2.1 FMC à un récepteur HDMI 2.1 compatible HDCP, tel que
   Analyseur Quantum Data 980 48G.

4.3.2. Générer le dessin
Après avoir configuré le matériel, vous devez générer la conception.
Avant de commencer, assurez-vous d'installer la fonction HDCP dans le logiciel Intel Quartus Prime Pro Edition.

1. Cliquez sur Outils ➤ Catalogue IP et sélectionnez Intel Arria 10 comme famille de périphériques cibles.
   Note: La conception HDCP exampLe fichier ne prend en charge que les périphériques Intel Arria 10 et Intel Stratix® 10.
2. Dans le catalogue IP, localisez et double-cliquez sur HDMI Intel FPGA IP. La fenêtre Nouvelle variante IP s'affiche.
3. Spécifiez un nom de niveau supérieur pour votre variation IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .qsys ou .ip.
4. Cliquez sur OK. L'éditeur de paramètres apparaît.
5. Dans l'onglet IP, configurez les paramètres souhaités pour TX et RX.
6. Activez le paramètre Support HDCP 1.4 ou Support HDCP 2.3 pour générer la conception HDCP ex.ample.
7. Activez le paramètre Prise en charge de la gestion des clés HDCP si vous souhaitez stocker la clé de production HDCP dans un format crypté dans la mémoire flash externe ou EEPROM. Sinon, désactivez le paramètre Support HDCP Key Management pour stocker la clé de production HDCP au format brut dans le FPGA.
8. Sur le Design Example, sélectionnez Arria 10 HDMI RX-TX Retransmit.
9. Sélectionnez Synthèse pour générer la conception matérielle example.
10. Pour générer File Format, sélectionnez Verilog ou VHDL.
11. Pour Target Development Kit, sélectionnez Arria 10 GX FPGA Development Kit. Si vous sélectionnez le kit de développement, le périphérique cible (sélectionné à l'étape 4) change pour correspondre au périphérique du kit de développement. Pour le kit de développement FPGA Arria 10 GX, le périphérique par défaut est 10AX115S2F45I1SG.
12. Cliquez sur Générer Example Design pour générer le projet files et le logiciel de programmation ELF (Executable and Linking Format) file.

4.3.3. Inclure les clés de production HDCP
4.3.3.1. Stockez les clés de production HDCP simples dans le FPGA (prise en charge de la clé HDCP Gestion = 0)
Après avoir généré la conception, modifiez la mémoire de la clé HDCP files pour inclure vos clés de production.
Pour inclure les clés de production, procédez comme suit.

1. Localisez la clé de mémoire suivante files dans le répertoire /rtl/hdcp/ :
   • hdcp2x_tx_kmem.v
   • hdcp2x_rx_kmem.v
   • hdcp1x_tx_kmem.v
   • hdcp1x_rx_kmem.v
2. Ouvrez le hdcp2x_rx_kmem.v file et localisez la clé de télécopie prédéfinie R1 pour le certificat public du récepteur et la clé privée RX et la constante globale, comme indiqué dans l'ex.amples ci-dessous.
   Figure 31. Réseau de câbles de la clé de télécopie R1 pour le certificat public du récepteur
   Figure 32. Réseau de fils de la clé de télécopie R1 pour la clé privée de réception et la constante globale
   
3. Localisez l'espace réservé pour les clés de production et remplacez-les par vos propres clés de production dans leur réseau de câbles respectif au format big endian.
   Figure 33. Réseau de câbles des clés de production HDCP (espace réservé)
   
4. Répétez l'étape 3 pour toutes les autres clés de mémoire files. Lorsque vous avez fini d'inclure vos clés de production dans toutes les mémoires de clés files, assurez-vous que le paramètre USE_FACSIMILE est défini sur 0 à la conception example niveau supérieur file (a10_hdmi2_demo.v)

4.3.3.1.1. Mappage de clé HDCP à partir de la clé DCP Files
Les sections suivantes décrivent le mappage des clés de production HDCP stockées dans la clé DCP files dans le réseau de fils du kmem HDCP files.
4.3.3.1.2. hdcp1x_tx_kmem.v et hdcp1x_rx_kmem.v files
Pour hdcp1x_tx_kmem.v et hdcp1x_rx_kmem.v files

• Ces deux-là files partagent le même format.
• Pour identifier la bonne clé HDCP1 TX DCP file pour hdcp1x_tx_kmem.v, assurez-vous que les 4 premiers octets du file sont "0x01, 0x00, 0x00, 0x00".
• Pour identifier la bonne clé HDCP1 RX DCP file pour hdcp1x_rx_kmem.v, assurez-vous que les 4 premiers octets du file sont "0x02, 0x00, 0x00, 0x00".
• Les clés de la clé DCP files sont au format little-endian. A utiliser en kmem files, vous devez les convertir en big-endian.

Figure 34. Mappage d'octets de la clé HDCP1 TX DCP file dans hdcp1x_tx_kmem.v

Note:
Le numéro d'octet s'affiche au format ci-dessous :

• Taille de clé en octets * numéro de clé + numéro d'octet dans la ligne actuelle + décalage constant + taille de ligne en octets * numéro de ligne.
• 308*n indique que chaque jeu de clés a 308 octets.
• 7*y indique que chaque ligne a 7 octets.

Figure 35. Touche HDCP1 TX DCP file remplissage avec des valeurs indésirables

Figure 36. Réseaux de câbles de hdcp1x_tx_kmem.v
Exampfichier de hdcp1x_tx_kmem.v et comment ses réseaux de fils correspondent à l'exampfichier de la clé HDCP1 TX DCP file dans la Figure 35 à la page 105.

4.3.3.1.3. hdcp2x_rx_kmem.v file
Pour hdcp2x_rx_kmem.v file

• Pour identifier la bonne clé HDCP2 RX DCP file pour hdcp2x_rx_kmem.v, assurez-vous que les 4 premiers octets du file sont "0x00, 0x00, 0x00, 0x02".
• Les clés de la clé DCP files sont au format little-endian.

Figure 37. Mappage d'octets de la clé HDCP2 RX DCP file dans hdcp2x_rx_kmem.v
La figure ci-dessous montre le mappage exact des octets de la clé HDCP2 RX DCP file dans hdcp2x_rx_kmem.v.

Note:
Le numéro d'octet s'affiche au format ci-dessous :

• Taille de clé en octets * numéro de clé + numéro d'octet dans la ligne actuelle + décalage constant + taille de ligne en octets * numéro de ligne.
• 862*n indique que chaque jeu de clés a 862 octets.
• 16*y indique que chaque ligne a 16 octets. Il existe une exception dans cert_rx_prod où ROW 32 n'a que 10 octets.

Figure 38. Touche HDCP2 RX DCP file remplissage avec des valeurs indésirables

Figure 39. Réseaux de câbles de hdcp2x_rx_kmem.v
Cette figure montre les réseaux de fils pour la carte hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod et lc128_prod) à l'exampfichier de la clé HDCP2 RX DCP file in
Figure 38 à la page 108.

4.3.3.1.4. hdcp2x_tx_kmem.v file
Pour hdcp2x_tx_kmem.v file:

• Pour identifier la bonne clé HDCP2 TX DCP file pour hdcp2x_tx_kmem.v, assurez-vous que les 4 premiers octets du file sont "0x00, 0x00, 0x00, 0x01".
• Les clés de la clé DCP files sont au format little-endian.
• Alternativement, vous pouvez appliquer le lc128_prod de hdcp2x_rx_kmem.v directement dans hdcp2x_tx_kmem.v. Les clés partagent les mêmes valeurs.

Figure 40. Réseau de fils de hdcp2x_tx_kmem.v
Cette figure montre le mappage exact des octets de la clé HDCP2 TX DCP file dans hdcp2x_tx_kmem.v.

4.3.3.2. Stockez les clés de production HDCP cryptées dans la mémoire flash externe ou EEPROM (prise en charge de la gestion des clés HDCP = 1)
Figure 41. Niveau haut dépasséview de la gestion des clés HDCP

Lorsque le paramètre Prise en charge de la gestion des clés HDCP est activé, vous contrôlez le cryptage de la clé de production HDCP à l'aide de l'utilitaire logiciel de cryptage de clé (KEYENC) et de la conception du programmeur de clé fourni par Intel. Vous devez fournir les clés de production HDCP et une clé de protection HDCP 128 bits. La clé de protection HDCP
crypte la clé de production HDCP et stocke la clé dans la mémoire flash externe (par example, EEPROM) sur la carte fille HDMI.
Activez le paramètre Prise en charge de la gestion des clés HDCP et la fonction de décryptage de clé (KEYDEC) devient disponible dans les cœurs IP HDCP. La même protection HDCP
La clé doit être utilisée dans le KEYDEC pour récupérer les clés de production HDCP au moment de l'exécution pour les moteurs de traitement. KEYENC et KEYDEC prennent en charge l'EEPROM série Atmel AT24CS32 32 Kbits, l'EEPROM série Atmel AT24C16A 16 Kbits et les appareils EEPROM I2C compatibles avec une taille de ROM d'au moins 16 Kbits.

Note:

1. Pour la révision 2.0 de la carte fille HDMI 11 FMC, assurez-vous que l'EEPROM de la carte fille est Atmel AT24CS32. Il existe deux tailles différentes d'EEPROM utilisées sur la révision 2.0 de la carte fille Bitec HDMI 11 FMC.
2. Si vous aviez précédemment utilisé KEYENC pour chiffrer les clés de production HDCP et activé la prise en charge de la gestion des clés HDCP dans la version 21.2 ou une version antérieure, vous devez rechiffrer les clés de production HDCP à l'aide de l'utilitaire logiciel KEYENC et régénérer les adresses IP HDCP à partir de la version 21.3.
   en avant.

4.3.3.2.1. Intel KEYEN
KEYENC est un utilitaire logiciel en ligne de commande utilisé par Intel pour chiffrer les clés de production HDCP avec une clé de protection HDCP 128 bits que vous fournissez. KEYENC génère des clés de production HDCP cryptées en hexadécimal ou bin ou en-tête file format. KEYENC génère également des mif file contenant votre clé de protection HDCP 128 bits fournie. KEYDEC
nécessite la mif file.

Configuration requise :

1. Machine x86 64 bits avec système d'exploitation Windows 10
2. Package redistribuable Visual C++ pour Visual Studio 2019 (x64)

Note:
Vous devez installer Microsoft Visual C++ pour VS 2019. Vous pouvez vérifier si le redistribuable Visual C++ est installé à partir de Windows ➤ Panneau de configuration ➤ Programmes et fonctionnalités. Si Microsoft Visual C++ est installé, vous pouvez voir Visual C++ xxxx
Redistribuable (x64). Sinon, vous pouvez télécharger et installer Visual C++
Redistribuable depuis Microsoft webplacer. Reportez-vous aux informations connexes pour le lien de téléchargement.

Tableau 55. Options de ligne de commande KEYENC

Options de ligne de commande	Argumentation/Description
-k	<HDCP protection key file> Texte file contenant uniquement la clé de protection HDCP 128 bits en hexadécimal. Example: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx	<HDCP 1.4 TX production keys file> Clés de production de l'émetteur HDCP 1.4 file depuis DCP (.bin file)
-hdcp1rx	<HDCP 1.4 RX production keys file> Clés de production du récepteur HDCP 1.4 file depuis DCP (.bin file)
-hdcp2tx	<HDCP 2.3 TX production keys file> Clés de production de l'émetteur HDCP 2.3 file depuis DCP (.bin file)
-hdcp2rx	<HDCP 2.3 RX production keys file> Clés de production du récepteur HDCP 2.3 file depuis DCP (.bin file)
-hdcp1txkeys	Spécifiez la plage de touches pour l'entrée sélectionnée (.bin) files -hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm où n = début de touche (1 ou >1) m = fin de touche (n ou >n) Example: Sélectionnez 1 à 1000 clés de chaque HDCP 1.4 TX, HDCP 1.4 RX et HCDP 2.3 Clés de production RX file. "-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
suite…

Options de ligne de commande	Argumentation/Description
	Note: 1. Si vous n'utilisez aucune clé de production HDCP file, vous n'aurez pas besoin de la gamme de clés HDCP. Si vous n'utilisez pas l'argument dans la ligne de commande, la plage de clés par défaut est 0. 2. Vous pouvez également sélectionner un index différent des clés pour les clés de production HDCP file. Cependant, le nombre de clés doit correspondre aux options sélectionnées. Example : sélectionnez 100 clés différentes Sélectionnez les 100 premières clés à partir des clés de production HDCP 1.4 TX file "-hdcp1txkeys 1-100" Sélectionnez les clés 300 à 400 pour les clés de production HDCP 1.4 RX file "-hdcp1rxkeys 300-400" Sélectionnez les clés 600 à 700 pour les clés de production HDCP 2.3 RX file "-hdcp2rxkeys 600-700"
-o	Sortir file format . La valeur par défaut est hexadécimal file. Générer des clés de production HDCP cryptées en binaire file format : -o bin Générer des clés de production HDCP cryptées en hexadécimal file format : -o hex Générer des clés de production HDCP chiffrées dans l'en-tête file format : -oh
–vérifier les clés	Imprimer le nombre de clés disponibles en entrée files. Example:
	keyenc.exe -hdcp1tx file> -hdcp1rx <HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> –vérifier les clés
	Note: utilisez le paramètre –check-keys à la fin de la ligne de commande comme mentionné ci-dessus example.
-version	Imprimer le numéro de version KEYENC

Vous pouvez choisir de manière sélective les clés de production HDCP 1.4 et/ou HDCP 2.3 à chiffrer. Par exempleample, pour utiliser uniquement les clés de production HDCP 2.3 RX pour chiffrer, utilisez uniquement -hdcp2rx
<HDCP 2.3 RX production keys file> -hdcp2rxkeys dans les paramètres de la ligne de commande.
Tableau 56. Directive relative aux messages d'erreur courants KEYENC

Message d'erreur	Ligne directrice
ERREUR : Clé de protection HDCP file manquant	Paramètre de ligne de commande manquant -k file>
ERREUR : la clé doit comporter 32 chiffres hexadécimaux (par exemple, f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff)	Clé de protection HDCP file doit contenir uniquement la clé de protection HDCP en 32 chiffres hexadécimaux.
ERREUR : Veuillez spécifier la plage de clés	La plage de clés n'est pas spécifiée pour les clés de production HDCP d'entrée données file.
ERREUR : plage de clés non valide	La plage de clés spécifiée pour -hdcp1txkeys ou -hdcp1rxkeys ou -hdcp2rxkeys n'est pas correcte.
ERREUR : impossible de créerFilenom>	Vérifiez que l'autorisation de dossier de keyenc.exe est en cours d'exécution.
ERREUR : l'entrée -hdcp1txkeys n'est pas valide	Le format de plage de clés d'entrée pour les clés de production HDCP 1.4 TX n'est pas valide. Le format correct est "-hdcp1txkeys nm" où n >= 1, m >= n
ERREUR : l'entrée -hdcp1rxkeys n'est pas valide	Le format de plage de clés d'entrée pour les clés de production HDCP 1.4 RX n'est pas valide. Le format correct est "-hdcp1rxkeys nm" où n >= 1, m >= n
ERREUR : l'entrée -hdcp2rxkeys n'est pas valide	Le format de plage de clés d'entrée pour les clés de production HDCP 2.3 RX n'est pas valide. Le format correct est "-hdcp2rxkeys nm" où n >= 1, m >= n
suite…

Message d'erreur	Ligne directrice
ERREUR : non valide file <filenom>	Clés de production HDCP invalides file.
ERREUR: file type manquant pour l'option -o	Paramètre de ligne de commande manquant pour –o .
ERREUR : invalide filenom -filenom>	<filenom> n'est pas valide, veuillez utiliser le valide filenom sans caractères spéciaux.

Crypter une seule clé pour une seule EEPROM
Exécutez la ligne de commande suivante à partir de l'invite de commande Windows pour chiffrer la clé unique de HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX et HDCP 2.3 RX avec sortie file format d'en-tête file pour une seule EEPROM :
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -oh

Chiffrer N clés pour N EEPROM
Exécutez la ligne de commande suivante à partir de l'invite de commande Windows pour chiffrer les clés N (à partir de la clé 1) de HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX et HDCP 2.3 RX avec sortie file format hexadécimal file pour N EEPROM :
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o hex où N est >= 1 et doit correspondre à toutes les options.

Informations connexes
Microsoft Visual C++ pour Visual Studio 2019
Fournit le package redistribuable Microsoft Visual C++ x86 (vc_redist.x86.exe) à télécharger. Si le lien change, Intel vous recommande de rechercher "Visual C++ redistribuable" dans le moteur de recherche Microsoft.

4.3.3.2.2. Programmeur clé
Pour programmer les clés de production HDCP cryptées sur l'EEPROM, procédez comme suit :

1. Copiez la conception du programmeur clé files du chemin suivant vers votre répertoire de travail : /hdcp2x/hw_demo/key_programmer/
2. Copiez l'en-tête du logiciel file (hdcp_key .h) généré à partir de l'utilitaire logiciel KEYENC (section Encrypt Single Key for Single EEPROM à la page 113 ) dans le répertoire software/key_programmer_src/ et renommez-le en hdcp_key.h.
3. Exécutez ./runall.tcl. Ce script exécute les commandes suivantes :
   • Générer un catalogue IP files
   • Générer le système Platform Designer
   • Créer un projet Intel Quartus Prime
   • Créer un espace de travail logiciel et créer le logiciel
   • Effectuer une compilation complète
4. Télécharger l'objet logiciel File (.sof) au FPGA pour programmer les clés de production HDCP cryptées sur l'EEPROM.

Générez la conception de retransmission HDMI RX-TX Stratix 10 exampfichier avec les paramètres Support HDCP 2.3 et Support HDCP 1.4 activés, puis suivez l'étape suivante pour inclure la clé de protection HDCP.

• Copiez le mif file (hdcp_kmem.mif) généré à partir de l'utilitaire logiciel KEYENC (section Encrypt Single Key for Single EEPROM à la page 113) vers le répertoire /quartus/hdcp/.

4.3.4. Compiler la conception
Après avoir inclus vos propres clés de production HDCP simples dans le FPGA ou programmé les clés de production HDCP cryptées dans l'EEPROM, vous pouvez maintenant compiler la conception.

1. Lancez le logiciel Intel Quartus Prime Pro Edition et ouvrez /quartus/a10_hdmi2_demo.qpf.
2. Cliquez sur Traitement ➤ Démarrer la compilation.

4.3.5. View les résultats
À la fin de la démonstration, vous serez en mesure de view les résultats sur le dissipateur externe HDMI compatible HDCP.
À view les résultats de la démonstration, suivez ces étapes :

1. Mettez la carte Intel FPGA sous tension.
2. Changez le répertoire en /quartus/.
3. Tapez la commande suivante sur le Nios II Command Shell pour télécharger l'objet logiciel File (.sof) au FPGA. nios2-configure-sof output_files/ .sof
4. Allumez la source et le récepteur externes HDMI compatibles HDCP (si vous ne l'avez pas encore fait). Le récepteur externe HDMI affiche la sortie de votre source externe HDMI.

4.3.5.1. Boutons poussoirs et fonctions LED
Utilisez les boutons poussoirs et les fonctions LED du tableau pour contrôler votre démonstration.

Tableau 57. Bouton-poussoir et indicateurs LED (SUPPORT FRL = 0)

Bouton poussoir/DEL	Fonctions
cpu_resetn	Appuyez une fois pour effectuer la réinitialisation du système.
utilisateur_pb[0]	Appuyez une fois pour basculer le signal HPD vers la source HDMI standard.
utilisateur_pb[1]	• Maintenez la touche enfoncée pour demander au noyau TX d'envoyer le signal codé DVI. • Relâchez pour envoyer le signal encodé HDMI. • Assurez-vous que la vidéo entrante est dans l'espace colorimétrique RVB 8 bpc.
utilisateur_pb[2]	• Maintenez la touche enfoncée pour demander au noyau TX d'arrêter d'envoyer les InfoFrames à partir des signaux de bande latérale. • Relâchez pour reprendre l'envoi des InfoFrames à partir des signaux de bande latérale.
utilisateur_led[0]	État de verrouillage RX HDMI PLL. • 0 : déverrouillé • 1 : verrouillé
utilisateur_led[1]	Statut de verrouillage du noyau RX HDMI • 0 : au moins 1 canal déverrouillé • 1  : les 3 canaux sont verrouillés
utilisateur_led[2]	État de décryptage IP RX HDCP1x. • 0 : inactif • 1 : Actif
utilisateur_led[3]	État de décryptage IP RX HDCP2x. • 0 : inactif • 1 : Actif
utilisateur_led[4]	État de verrouillage TX HDMI PLL. • 0 : déverrouillé • 1 : verrouillé
utilisateur_led[5]	État de verrouillage PLL de l'émetteur-récepteur TX. • 0 : déverrouillé • 1 : verrouillé
utilisateur_led[6]	État du cryptage IP TX HDCP1x. • 0 : inactif • 1 : Actif
utilisateur_led[7]	État du cryptage IP TX HDCP2x. • 0 : inactif • 1 : Actif

Tableau 58. Bouton-poussoir et indicateurs LED (SUPPORT FRL = 1)

Bouton poussoir/DEL	Fonctions
cpu_resetn	Appuyez une fois pour effectuer la réinitialisation du système.
utilisateur_dipsw	Commutateur DIP défini par l'utilisateur pour basculer le mode passthrough. • OFF (position par défaut) = Passthrough HDMI RX sur le FPGA obtient l'EDID du récepteur externe et le présente à la source externe à laquelle il est connecté. • ON = Vous pouvez contrôler le taux FRL maximal de réception à partir du terminal Nios II. La commande modifie le RX EDID en manipulant la valeur maximale du débit FRL. Se référer à Exécution de la conception dans différents taux FRL à la page 33 pour plus d'informations sur le réglage des différents taux FRL.
suite…

Bouton poussoir/DEL	Fonctions
utilisateur_pb[0]	Appuyez une fois pour basculer le signal HPD vers la source HDMI standard.
utilisateur_pb[1]	Réservé.
utilisateur_pb[2]	Appuyez une fois pour lire les registres SCDC du récepteur connecté au TX de la carte fille Bitec HDMI 2.1 FMC. Note: Pour activer la lecture, vous devez définir DEBUG_MODE sur 1 dans le logiciel.
utilisateur_led_g[0]	État de verrouillage PLL de l'horloge RX FRL. • 0 : déverrouillé • 1 : verrouillé
utilisateur_led_g[1]	Statut de verrouillage vidéo RX HDMI. • 0 : déverrouillé • 1 : verrouillé
utilisateur_led_g[2]	État de décryptage IP RX HDCP1x. • 0 : inactif • 1 : Actif
utilisateur_led_g[3]	État de décryptage IP RX HDCP2x. • 0 : inactif • 1 : Actif
utilisateur_led_g[4]	État de verrouillage PLL de l'horloge TX FRL. • 0 : déverrouillé • 1 : verrouillé
utilisateur_led_g[5]	État de verrouillage vidéo TX HDMI. • 0 = déverrouillé • 1 = verrouillé
utilisateur_led_g[6]	État du cryptage IP TX HDCP1x. • 0 : inactif • 1 : Actif
utilisateur_led_g[7]	État du cryptage IP TX HDCP2x. • 0 : inactif • 1 : Actif

4.4. Protection de la clé de chiffrement intégrée dans la conception FPGA
De nombreuses conceptions FPGA implémentent le chiffrement, et il est souvent nécessaire d'intégrer des clés secrètes dans le flux binaire FPGA. Dans les nouvelles familles d'appareils, telles que Intel Stratix 10 et Intel Agilex, il existe un bloc Secure Device Manager qui peut provisionner et gérer en toute sécurité ces clés secrètes. Lorsque ces fonctionnalités n'existent pas, vous pouvez sécuriser le contenu du flux binaire FPGA, y compris les clés utilisateur secrètes intégrées, avec un chiffrement.
Les clés utilisateur doivent être conservées en toute sécurité dans votre environnement de conception et, idéalement, ajouter à la conception à l'aide d'un processus sécurisé automatisé. Les étapes suivantes montrent comment vous pouvez implémenter un tel processus avec les outils Intel Quartus Prime.

1. Développer et optimiser le HDL dans Intel Quartus Prime dans un environnement non sécurisé.
2. Transférez la conception dans un environnement sécurisé et implémentez un processus automatisé pour mettre à jour la clé secrète. La mémoire sur puce intègre la valeur de la clé. Lorsque la clé est mise à jour, l'initialisation de la mémoire file (.mif) peut changer et le flux assembleur « quartus_cdb –update_mif » peut changer la clé de protection HDCP sans recompiler. Cette étape est très rapide à exécuter et préserve le timing d'origine.
3. Le flux binaire Intel Quartus Prime est ensuite chiffré avec la clé FPGA avant de transférer le flux binaire chiffré vers l'environnement non sécurisé pour les tests finaux et le déploiement.

Il est recommandé de désactiver tous les accès de débogage qui peuvent récupérer la clé secrète du FPGA. Vous pouvez désactiver complètement les fonctionnalités de débogage en désactivant le JTAG port, ou désactiver sélectivement et review qu'aucune fonctionnalité de débogage telle que l'éditeur de mémoire intégré au système ou Signal Tap ne peut récupérer la clé. Reportez-vous à AN 556 : Utilisation des fonctionnalités de sécurité de conception dans les FPGA Intel pour plus d'informations sur l'utilisation des fonctionnalités de sécurité FPGA, y compris des étapes spécifiques sur la façon de chiffrer le flux binaire FPGA et de configurer les options de sécurité telles que la désactivation de JTAG accéder.

Note:
Vous pouvez envisager l'étape supplémentaire d'obscurcissement ou de chiffrement avec une autre clé de la clé secrète dans le stockage MIF.
Informations connexes
AN 556 : Utilisation des fonctionnalités de sécurité de conception dans les FPGA Intel

4.5. Considérations relatives à la sécurité
Lorsque vous utilisez la fonction HDCP, tenez compte des considérations de sécurité suivantes.

• Lors de la conception d'un système de répéteur, vous devez empêcher la vidéo reçue d'entrer dans l'IP TX dans les conditions suivantes :
  — Si la vidéo reçue est cryptée HDCP (c'est-à-dire que l'état de cryptage hdcp1_enabled ou hdcp2_enabled de l'IP RX est affirmé) et que la vidéo transmise n'est pas cryptée HDCP (c'est-à-dire que l'état de cryptage hdcp1_enabled ou hdcp2_enabled de l'IP TX n'est pas affirmé).
  — Si la vidéo reçue est HDCP TYPE 1 (c'est-à-dire que streamid_type de l'IP RX est affirmé) et que la vidéo transmise est cryptée HDCP 1.4 (c'est-à-dire que l'état de cryptage hdcp1_enabled de l'IP TX est affirmé)
• Vous devez préserver la confidentialité et l'intégrité de vos clés de production HDCP et de toutes les clés de chiffrement utilisateur.
• Intel vous recommande fortement de développer tous les projets et sources de conception Intel Quartus Prime files qui contiennent des clés de chiffrement dans un environnement de calcul sécurisé pour protéger les clés.
• Intel vous recommande vivement d'utiliser les fonctionnalités de sécurité de conception des FPGA pour protéger la conception, y compris les clés de chiffrement intégrées, contre la copie non autorisée, l'ingénierie inverse etamper.

Informations connexes
AN 556 : Utilisation des fonctionnalités de sécurité de conception dans les FPGA Intel

4.6. Directives de débogage
Cette section décrit le signal d'état HDCP utile et les paramètres logiciels qui peuvent être utilisés pour le débogage. Il contient également des questions fréquemment posées (FAQ) sur l'exécution de l'ex de conceptionample.

4.6.1. Signaux d'état HDCP
Plusieurs signaux sont utiles pour identifier l'état de fonctionnement des cœurs IP HDCP. Ces signaux sont disponibles à la conception example niveau supérieur et sont liés aux LED embarquées :

Nom du signal	Fonction
hdcp1_enabled_rx	Statut de déchiffrement IP RX HDCP1x 0 : Inactif 1: Actif
hdcp2_enabled_rx	Statut de déchiffrement IP RX HDCP2x 0 : Inactif 1: Actif
hdcp1_enabled_tx	État de cryptage IP TX HDCP1x 0 : inactif 1: Actif
hdcp2_enabled_tx	État de cryptage IP TX HDCP2x 0 : inactif 1: Actif

Reportez-vous au Tableau 57 à la page 115 et au Tableau 58 à la page 115 pour leurs emplacements de LED respectifs.
L'état actif de ces signaux indique que l'IP HDCP est authentifié et reçoit/envoie un flux vidéo crypté. Pour chaque direction, uniquement HDCP1x ou HDCP2x
les signaux d'état de cryptage/décryptage sont actifs. Par exempleample, si hdcp1_enabled_rx ou hdcp2_enabled_rx est actif, le HDCP du côté RX est activé et décrypte le flux vidéo crypté de la source vidéo externe.

4.6.2. Modification des paramètres du logiciel HDCP
Pour faciliter le processus de débogage HDCP, vous pouvez modifier les paramètres dans hdcp.c.
Le tableau ci-dessous résume la liste des paramètres configurables et leurs fonctions.

Paramètre	Fonction
SUPPORT_HDCP1X	Activer HDCP 1.4 du côté TX
SUPPORT_HDCP2X	Activer HDCP 2.3 du côté TX
DEBUG_MODE_HDCP	Activer les messages de débogage pour TX HDCP
RÉPÉTEUR_MODE	Activer le mode répéteur pour la conception HDCP example

Pour modifier les paramètres, remplacez les valeurs par les valeurs souhaitées dans hdcp.c. Avant de commencer la compilation, apportez la modification suivante dans build_sw_hdcp.sh :

1. Localisez la ligne suivante et commentez-la pour empêcher le logiciel modifié file être remplacé par l'original files à partir du chemin d'installation du logiciel Intel Quartus Prime.
   
2.  Exécutez « ./build_sw_hdcp.sh » pour compiler le logiciel mis à jour.
3. Le .elf généré file peuvent être inclus dans la conception par deux méthodes :
   un. Exécutez "nios2-download -g file nom> ». Réinitialisez le système une fois le processus de téléchargement terminé pour garantir un bon fonctionnement.
   b. Exécutez "quartus_cdb –-update_mif" pour mettre à jour l'initialisation de la mémoire files. Exécutez l'assembleur pour générer un nouveau .sof file qui inclut le logiciel mis à jour.

4.6.3. Questions fréquemment posées (FAQ)
Tableau 59. Symptômes de défaillance et directives

Nombre	Symptôme d'échec	Ligne directrice
1.	Le RX reçoit une vidéo cryptée, mais le TX envoie une vidéo statique en bleu ou en noir.	Cela est dû à l'échec de l'authentification TX avec le récepteur externe. Un répéteur compatible HDCP ne doit pas transmettre la vidéo au format non crypté si la vidéo entrante en amont est cryptée. Pour ce faire, une vidéo statique de couleur bleue ou noire remplace la vidéo sortante lorsque le signal d'état de cryptage TX HDCP est inactif alors que le signal d'état de décryptage RX HDCP est actif. Pour les instructions exactes, reportez-vous à Considérations de sécurité à la page 117. Cependant, ce comportement peut décourager le processus de débogage lors de l'activation de la conception HDCP. Vous trouverez ci-dessous la méthode pour désactiver le blocage vidéo dans la conception example: 1. Localisez la connexion de port suivante au niveau supérieur de la conception example. Ce port appartient au module hdmi_tx_top. 2. Modifiez la connexion du port dans la ligne suivante :
2.	Le signal d'état de cryptage TX HDCP est actif mais l'image de neige est affichée sur le puits en aval.	Cela est dû au fait que le récepteur en aval ne décrypte pas correctement la vidéo cryptée sortante. Assurez-vous de fournir la constante globale (LC128) à l'IP TX HDCP. La valeur doit être la valeur de production et correcte.
3.	Le signal d'état de cryptage TX HDCP est instable ou toujours inactif.	Cela est dû à l'échec de l'authentification TX avec le récepteur en aval. Pour faciliter le processus de débogage, vous pouvez activer le DEBUG_MODE_HDCP paramètre dans hdcp.c. Faire référence à Modification des paramètres du logiciel HDCP à la page 118 sur les lignes directrices. Les 3a-3c suivants pourraient être les causes possibles d'une authentification TX infructueuse.
3a.	Le journal de débogage du logiciel continue d'imprimer ce message "HDCP 1.4 n'est pas pris en charge par l'aval (Rx)".	Le message indique que le puits en aval ne prend pas en charge HDCP 2.3 et HDCP 1.4. Assurez-vous que le récepteur en aval prend en charge HDCP 2.3 ou HDCP 1.4.
3b.	L'authentification TX échoue à mi-chemin.	Cela est dû au fait que n'importe quelle partie de l'authentification TX, telle que la vérification de la signature, la vérification de la localité, etc., peut échouer. Assurez-vous que le récepteur en aval utilise la clé de production mais pas la clé de télécopie.
3c.	Le journal de débogage du logiciel continue d'imprimer "Re- authentication	Ce message indique que le récepteur en aval a demandé une nouvelle authentification car la vidéo reçue n'a pas été déchiffrée correctement. Assurez-vous de fournir la constante globale (LC128) à l'IP TX HDCP. La valeur doit être la valeur de production et la valeur est correcte.
suite…

Nombre	Symptôme d'échec	Ligne directrice
	est requis » une fois l'authentification HDCP terminée.
4.	Le signal d'état de décryptage RX HDCP est inactif bien que la source en amont ait activé HDCP.	Cela indique que le RX HDCP IP n'a pas atteint l'état authentifié. Par défaut, le RÉPÉTEUR_MODE le paramètre est activé dans la conception example. Si la RÉPÉTEUR_MODE est activé, assurez-vous que l'adresse IP TX HDCP est authentifiée. Lorsque le RÉPÉTEUR_MODE est activé, le RX HDCP IP tente de s'authentifier en tant que répéteur si le TX est connecté à un récepteur compatible HDCP. L'authentification s'arrête à mi-chemin en attendant que l'IP HDCP TX termine l'authentification avec le récepteur en aval et transmette RECEIVERID_LIST à l'IP HDCP RX. Le délai d'attente tel que défini dans la spécification HDCP est de 2 secondes. Si l'IP HDCP TX n'est pas en mesure de terminer l'authentification pendant cette période, la source en amont traite l'authentification comme un échec et lance une nouvelle authentification comme spécifié dans la spécification HDCP.
		Note: • Faire référence à Modification des paramètres du logiciel HDCP à la page 118 pour la méthode de désactivation RÉPÉTEUR_MODE paramètre à des fins de débogage. Après avoir désactivé le RÉPÉTEUR_MODE paramètre, le RX HDCP IP tente toujours de s'authentifier en tant que récepteur d'extrémité. L'IP TX HDCP ne contrôle pas le processus d'authentification.
		• Si la RÉPÉTEUR_MODE n'est pas activé, assurez-vous que la clé HDCP fournie à l'IP HDCP est la valeur de production et que la valeur est correcte.
5.	Le signal d'état de décryptage RX HDCP est instable.	Cela signifie que le RX HDCP IP a demandé une nouvelle authentification juste après que l'état authentifié soit atteint. Cela est probablement dû au fait que la vidéo cryptée entrante n'est pas décryptée correctement par le RX HDCP IP. Assurez-vous que la constante globale (LC128) fournie au cœur IP HDCP RX est la valeur de production et que la valeur est correcte.

HDMI Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur Archives

Pour les versions les plus récentes et précédentes de ce guide de l'utilisateur, reportez-vous à HDMI Intel® Arria 10 FPGA IP Design Example Guide de l'utilisateur. Si une adresse IP ou une version logicielle n'est pas répertoriée, le guide de l'utilisateur de l'adresse IP ou de la version logicielle précédente s'applique.
Les versions IP sont les mêmes que les versions du logiciel Intel Quartus Prime Design Suite jusqu'à la v19.1. À partir du logiciel Intel Quartus Prime Design Suite version 19.2 ou ultérieure, IP
les cœurs ont un nouveau schéma de gestion des versions IP.

Historique des révisions pour HDMI Intel Arria 10 FPGA IP Design Example Guide de l'utilisateur

Version du document	Version Intel Quartus Prime	Version IP	Changements
2022.12.27	22.4	19.7.1	Ajout d'un nouveau paramètre pour sélectionner la révision de la carte fille HDMI dans la section Configuration matérielle et logicielle requise de l'ex de conceptionample pour HDMI 2.0 (mode non-FRL).
2022.07.29	22.2	19.7.0	• Notification de suppression du composant Cygwin de la version Windows* de Nios II EDS et obligation d'installer WSL pour les utilisateurs Windows*. • Version mise à jour de la carte fille de la révision 4 à la révision 9, le cas échéant, dans tout le document.
2021.11.12	21.3	19.6.1	• Mise à jour de la sous-section Stocker les clés de production HDCP cryptées dans la mémoire flash externe ou EEPROM (prise en charge de la gestion des clés HDCP = 1) pour décrire le nouvel utilitaire logiciel de cryptage de clé (KEYENC). • Suppression des chiffres suivants : — Tableau de données de la clé de télécopie R1 pour la clé privée de réception — Tableaux de données des clés de production HDCP (espace réservé) — Tableau de données de la clé de protection HDCP (clé prédéfinie) — Clé de protection HDCP initialisée dans hdcp2x_tx_kmem.mif — Clé de protection HDCP initialisée dans hdcp1x_rx_kmem.mif — Clé de protection HDCP initialisée dans hdcp1x_tx_kmem.mif • Déplacement de la sous-section Mappage de clé HDCP de la clé DCP Files des directives de débogage pour stocker les clés de production HDCP simples dans le FPGA (prise en charge de la gestion des clés HDCP = 0).
2021.09.15	21.1	19.6.0	Suppression de la référence à ncsim
2021.05.12	21.1	19.6.0	• Ajouté Lorsque SUPPORT FRL = 1 ou SUPPORT HDCP KEY MANAGEMENT = 1 à la description de la Figure 29 HDCP sur HDMI Design Example schéma fonctionnel. • Ajout des étapes dans la mémoire clé HDCP files dans la procédure pas à pas de conception. • Ajouté Lorsque SUPPORT FRL = 0 à la section Configurer le matériel. • Ajout de l'étape pour activer le paramètre Support HDCP Key Management dans Generate the Design. • Ajout d'une nouvelle sous-section Stocker les clés de production HDCP cryptées dans la mémoire flash externe ou EEPROM (prise en charge de la gestion des clés HDCP = 1).
suite…

Version du document	Version Intel Quartus Prime	Version IP	Changements
			• Bouton poussoir et indicateurs LED de table renommés en Bouton poussoir et indicateurs LED (SUPPORT FRL = 0). • Ajout d'un bouton poussoir de table et d'indicateurs LED (SUPPORT FRL = 1). • Ajout d'un nouveau chapitre Protection de la clé de chiffrement intégrée dans la conception FPGA. • Ajout d'un nouveau chapitre Directives de débogage et sous-sections Signaux d'état HDCP, Modification des paramètres du logiciel HDCP et Foire aux questions.
2021.04.01	21.1	19.6.0	• Mise à jour des composants de figure requis pour la conception RX uniquement ou TX uniquement. • Mise à jour de la table RTL générée Files. • Mise à jour des composants supérieurs de la figure HDMI RX. • Suppression de la section Processus de formation HDMI RX Top Link. • Mise à jour des étapes de Exécution de la conception dans différents taux FRL. • Mise à jour de la figure HDMI 2.1 Design Example schéma de pointage. • Mise à jour des signaux de schéma d'horloge de table. • Mise à jour du schéma fonctionnel de la figure HDMI RX-TX pour ajouter une connexion de l'arbitre de l'émetteur-récepteur au sommet TX.
2020.09.28	20.3	19.5.0	• Suppression de la note indiquant que la conception HDMI 2.1 example en mode FRL ne prend en charge que les appareils de classe de vitesse -1 dans le HDMI Intel FPGA IP Design Example Guide de démarrage rapide pour les appareils Intel Arria 10 et HDMI 2.1 Design Example (Support FRL = 1) sections. La conception prend en charge toutes les catégories de vitesse. • Suppression des informations ls_clk de tous les ex de conception HDMI 2.1amples sections connexes. Le domaine ls_clk n'est plus utilisé dans la conception example. • Mise à jour des schémas fonctionnels pour la conception HDMI 2.1 example en mode FRL dans le HDMI 2.1 Design Example (Support FRL = 1), Création de composants de conception de conceptions RX uniquement ou TX uniquement et Schéma de synchronisation. • Mise à jour des répertoires et génération files dans les sections Structure du répertoire. • Suppression des signaux non pertinents et ajout ou modification de la description de l'exemple de conception HDMI 2.1 suivantamples signaux dans la section Signaux d'interface : — sys_init — txpll_frl_locked — tx_os — signaux txphy_rcfg* — tx_reconfig_done — txcore_tbcr — pio_in0_external_connection_export • Ajout des paramètres suivants dans la section Paramètres de conception RTL : — EDID_RAM_ADDR_WIDTH — BITEC_FILLE_CARD_REV — UTILISER FPLL — POLARITY_INVERSION
suite…

Version du document	Version Intel Quartus Prime	Version IP	Changements
			• Mise à jour des schémas fonctionnels pour la conception HDMI 2.0 example pour le logiciel Intel Quartus Prime Pro Edition dans le HDMI 2.0 Design Example (Support FRL = 0), Création de composants de conception de conceptions RX uniquement ou TX uniquement et Schéma de synchronisation. • Mise à jour des noms de signaux d'horloge et de réinitialisation dans la section Insertion et filtrage InfoFrame Dynamic Range and Mastering (HDR). • Suppression des signaux non pertinents et ajout ou modification de la description de l'exemple de conception HDMI 2.0 suivantamples signaux dans la section Signaux d'interface : — clk_fpga_b3_p — REFCLK_FMCB_P — fmcb_la_tx_p_11 — fmcb_la_rx_n_9e — fr_clck — reset_xcvr_powerup — signaux nios_tx_i2c* — signaux hdmi_ti_i2c* — signaux tx_i2c_avalon* — clock_bridge_0_in_clk_clk — reset_bridge_0_reset_reset_n — signaux i2c_master* — signaux nios_tx_i2c* — measure_valid_pio_external_connectio n_export — signaux oc_i2c_av_slave_translator_avalon_an ti_slave_0* — powerup_cal_done_export — rx_pma_cal_busy_export — rx_pma_ch_export — signaux rx_pma_rcfg_mgmt* • Ajout d'une note indiquant que le banc d'essai de simulation n'est pas pris en charge pour les conceptions avec Inclure I2C paramètre activé et mis à jour le message de simulation dans la section Simulation Testbench. • Mise à jour de la section Mise à niveau de votre conception.
2020.04.13	20.1	19.4.0	• Ajout d'une note indiquant que la conception HDMI 2.1 example en mode FRL ne prend en charge que les appareils de classe de vitesse -1 dans le HDMI Intel FPGA IP Design Example Guide de démarrage rapide pour les appareils Intel Arria 10 et description détaillée pour HDMI 2.1 Design Example (Support FRL = 1) sections. • Déplacement du HDCP sur HDMI Design Example pour la section Périphériques Intel Arria 10 du Guide de l'utilisateur HDMI Intel FPGA IP. • Modification de la section Simulation de la conception pour inclure les fichiers audioample générateur de fichiers, le générateur de données de bande latérale et le générateur de données auxiliaires et a mis à jour le message de simulation réussie. • Suppression de la note indiquant que la simulation indiquée n'est disponible que pour Soutien FRL remarque sur les conceptions désactivées. La simulation est maintenant disponible pour Soutien FRL dessins activés ainsi. • Mise à jour de la description des fonctionnalités dans la description détaillée de HDMI 2.1 Design Example (Support FRL Enabled).
suite…

Version du document	Version Intel Quartus Prime	Version IP	Changements
			• Modification du schéma fonctionnel dans les sections Schéma fonctionnel de conception HDMI 2.1 RX-TX, Composants de conception et Création de conceptions RX uniquement ou TX uniquement pour la conception HDMI 2.1 example. Ajout de nouveaux composants et suppression de composants qui ne sont plus applicables. • Modification de l'instruction de script main.c dans la section Création de conceptions RX uniquement ou TX uniquement. • Mise à jour des sections de structure de répertoire pour ajouter de nouveaux dossiers et files pour HDMI 2.0 et HDMI 2.1 conception examples. • Mise à jour de la section Configuration matérielle et logicielle requise pour la conception HDMI 2.1 example. • Mise à jour du schéma fonctionnel et des descriptions des signaux dans la section Insertion et filtrage InfoFrame Dynamic Range and Mastering (HDR) pour la conception HDMI 2.1 example. • Ajout d'une nouvelle section, Exécution de la conception dans différents taux FRL, pour la conception HDMI 2.1 examples. • Mise à jour du schéma fonctionnel et des descriptions des signaux dans la section Schéma d'horloge pour la conception HDMI 2.1 example. • Ajout d'une description sur le commutateur DIP utilisateur dans la section Configuration matérielle pour la conception HDMI 2.1 example. • Mise à jour de la section Limitations de conception pour la conception HDMI 2.1 example. • Mise à jour de la section Mise à niveau de votre conception. • Mise à jour des sections Simulation Testbench pour la conception HDMI 2.0 et HDMI 2.1 examples.
2020.01.16	19.4	19.3.0	• Mise à jour du HDMI Intel FPGA IP Design Example Guide de démarrage rapide pour les périphériques Intel Arria 10 avec des informations sur la conception HDMI 2.1 nouvellement ajoutée exampfichier avec le mode FRL. • Ajout d'un nouveau chapitre, Description détaillée pour HDMI 2.1 Design Example (Support FRL Enabled) qui contient toutes les informations pertinentes sur la conception nouvellement ajoutée example. • Renommé le HDMI Intel FPGA IP Design Example Description détaillée à Description détaillée pour HDMI 2.0 Design Example pour plus de clarté.
2019.10.31	18.1	18.1	• Ajout généré files dans le dossier tx_control_src : ti_i2c.c et ti_i2c.h. • Ajout de la prise en charge de la révision 11 de la carte fille FMC dans les sections Configuration matérielle et logicielle requise et Compilation et test de la conception. • Suppression de la section Limitation de conception. La limitation concernant la violation de synchronisation sur les contraintes d'inclinaison maximale a été résolue dans la version 18.1 de l'IP HDMI Intel FPGA. • Ajout d'un nouveau paramètre RTL, BITEC_DAUGHTER_CARD_REV, pour vous permettre de sélectionner la révision de la carte fille Bitec HDMI.
suite…

Version du document	Version Intel Quartus Prime	Version IP	Changements
			• Mise à jour de la description des signaux fmcb_dp_m2c_p et fmcb_dp_c2m_p pour inclure des informations sur les révisions 11, 6 et 4 de la carte fille FMC. • Ajout des nouveaux signaux suivants pour la révision 11 de la carte fille Bitec : — hdmi_tx_ti_i2c_sda — hdmi_tx_ti_i2c_scl — oc_i2c_master_ti_avalon_anti_slave_a adresse — oc_i2c_master_ti_avalon_anti_slave_w rite — oc_i2c_master_ti_avalon_anti_slave_readdata — oc_i2c_master_ti_avalon_anti_slave_w ritedata — oc_i2c_master_ti_avalon_anti_slave_w aitrequest • Ajout d'une section sur la mise à niveau de votre conception.
2017.11.06	17.1	17.1	• Renommé HDMI IP core en HDMI Intel FPGA IP selon le changement de marque d'Intel. • Changement du terme Qsys en Platform Designer. • Ajout d'informations sur la fonction d'insertion et de filtrage Dynamic Range and Mastering InfoFrame (HDR). • Mise à jour de la structure du répertoire : — Ajout de dossiers de scripts et de logiciels et files. — Mise à jour commune et hdr files. — ATX supprimé files. — Différencié files pour Intel Quartus Prime Standard Edition et Intel Quartus Prime Pro Edition. • Mise à jour de la section Génération de la conception pour ajouter l'appareil utilisé comme 10AX115S2F4I1SG. • Modification du débit de données de l'émetteur-récepteur pour une fréquence d'horloge TMDS de 50 à 100 MHz à 2550 5000 à XNUMX XNUMX Mbps. • Mise à jour des informations de liaison RX-TX indiquant que vous pouvez relâcher le bouton user_pb[2] pour désactiver le filtrage externe. • Mise à jour de l'organigramme du logiciel Nios II qui implique les commandes pour le maître I2C et la source HDMI. • Ajout d'informations sur le Ex de conceptionample Paramètres de l'interface graphique. • Ajout des paramètres de conception HDMI RX et TX Top. • Ajout de ces signaux HDMI RX et TX de haut niveau : — mgmt_clk - réinitialiser — i2c_clk — hdmi_clk_in — Suppression de ces signaux de niveau supérieur HDMI RX et TX : • version • i2c_clk
suite…

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			• Ajout d'une note indiquant que le paramètre analogique de l'émetteur-récepteur est testé pour le kit de développement Intel Arria 10 FPGA et la carte fille Bitec HDMI 2.0. Vous pouvez modifier le réglage analogique de votre carte. • Ajout d'un lien pour une solution de contournement afin d'éviter la gigue de la cascade PLL ou des chemins d'horloge non dédiés pour l'horloge de référence Intel Arria 10 PLL. • Ajout d'une note indiquant que vous ne pouvez pas utiliser une broche RX de l'émetteur-récepteur comme refclk CDR pour HDMI RX ou comme refclk TX PLL pour HDMI TX. • Ajout d'une note sur la façon d'ajouter la contrainte set_max_skew pour les conceptions qui utilisent la liaison TX PMA et PCS.
2017.05.08	17.0	17.0	• Rebaptisé Intel. • Numéro de pièce modifié. • Mise à jour de la structure du répertoire : — HDR ajouté files. — Remplacement de qsys_vip_passthrough.qsys par nios.qsys. - Ajoutée files désigné pour Intel Quartus Prime Pro Edition. • Informations mises à jour indiquant que le bloc de liaison RX-TX effectue également un filtrage externe sur l'infoframe HDR (High Dynamic Range) à partir des données auxiliaires HDMI RX et insère un example HDR Infoframe aux données auxiliaires du HDMI TX via le multiplexeur Avalon ST. • Ajout d'une note pour la description de Transceiver Native PHY indiquant que pour répondre à l'exigence d'inclinaison inter-canal HDMI TX, vous devez définir l'option de mode de liaison de canal TX dans l'éditeur de paramètres Arria 10 Transceiver Native PHY sur Collage PMA et PCS. • Description mise à jour pour os et mesurer les signaux. • Modifié les oversampfacteur de ling pour différents débits de données d'émetteur-récepteur à chaque plage de fréquences d'horloge TMDS pour prendre en charge le schéma d'horloge directe TX FPLL. • Modification du schéma de synchronisation en cascade TX IOPLL en TX FPLL en schéma direct TX FPLL. • Ajout de signaux de reconfiguration TX PMA. • Overs USER_LED[7] modifiésampstatut ling. 1 indique les dépassementsampLED (taux de données < 1,000 10 Mbps dans l'appareil Arria XNUMX). • Mise à jour de la conception HDMI Example tableau des simulateurs pris en charge. VHDL non pris en charge pour NCSim. • Ajout d'un lien vers la version archivée de l'Arria 10 HDMI IP Core Design Example Guide de l'utilisateur.
2016.10.31	16.1	16.1	Version initiale.

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ID: 683156
Version: 2022.12.27

Documents / Ressources

Intel HDMI Arria 10 FPGA IP Design Example [pdf] Guide de l'utilisateur HDMI Arria 10 FPGA IP Design Example, HDMI Arria, 10 FPGA IP Design Example, Conception Example

Références

• Manuel d'utilisation