Intel® FPGA P-Tile Avalon®
Streaming IP pour PCI Express*
Ex de conceptionample Guide de l'utilisateur
Mis à jour pour Intel®
Quartus® Prime Design Suite : 21.3
Version IP : 6.0.0
Guide de l'utilisateur
Ex de conceptionample Descriptif
1.1. Description fonctionnelle de la conception d'entrée/sortie programmée (PIO) Example
La conception PIO example effectue des transferts de mémoire d'un processeur hôte vers un périphérique cible. Dans cet example, le processeur hôte demande un seul mot MemRd et emWr
TLP.
La conception PIO example crée automatiquement le files nécessaire pour simuler et compiler dans le logiciel Intel Prime. La conception example couvre un large éventail de paramètres. Cependant, il ne couvre pas tous les paramétrages possibles du P-Tile Hard IP pour PCIe.
Cette conception example comprend les composants suivants :
- La variante P-Tile Avalon Streaming Hard IP Endpoint (DUT) générée avec les paramètres que vous avez spécifiés. Ce composant pilote les données TLP reçues vers l'application PIO
- Le composant PIO Application (APPS), qui effectue la traduction nécessaire entre les TLP PCI Express et les simples écritures et lectures Avalon-MM dans la mémoire sur puce.
- Un composant de mémoire sur puce (MEM). Pour la conception 1 × 16 example, la mémoire sur puce se compose d'un bloc de mémoire de 16 Ko. Pour la conception 2 × 8 example, la mémoire sur puce se compose de deux blocs de mémoire de 16 Ko.
- IP de libération de réinitialisation : cette adresse IP maintient le circuit de contrôle en réinitialisation jusqu'à ce que l'appareil soit complètement entré en mode utilisateur. Le FPGA affirme la sortie INIT_DONE pour signaler que l'appareil est en mode utilisateur. L'IP de libération de réinitialisation génère une version inversée du signal interne INIT_DONE pour créer la sortie nINIT_DONE que vous pouvez utiliser pour votre conception. Le signal nINIT_DONE est élevé jusqu'à ce que l'ensemble de l'appareil passe en mode utilisateur. Après l'affirmation de nINIT_DONE (bas), toute la logique est en mode utilisateur et fonctionne normalement. Vous pouvez utiliser le signal nINIT_DONE de l'une des manières suivantes :
- Pour déclencher une réinitialisation externe ou interne.
- Pour faire passer l'entrée de réinitialisation à l'émetteur-récepteur et aux PLL d'E/S.
- Pour déverrouiller l'activation d'écriture des blocs de conception tels que les blocs de mémoire intégrés, la machine d'état et les registres à décalage.
- Pour piloter de manière synchrone les ports d'entrée de réinitialisation du registre dans votre conception.
Le banc de test de simulation instancie la conception PIO example et un Root Port BFM pour s'interfacer avec le Endpoint cible.
Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services. * D'autres noms et marques peuvent être revendiqués comme la propriété d'autrui.
Enregistré ISO 9001: 2015
Figure 1. Schéma fonctionnel du concepteur de plate-forme PIO 1×16 Design Example banc de test de simulation
Figure 2. Schéma fonctionnel du concepteur de plate-forme PIO 2×8 Design Example banc de test de simulation
Le programme de test écrit et relit les données à partir du même emplacement dans la mémoire sur puce. Il compare les données lues au résultat attendu. Le test signale "Simulation arrêtée car terminée avec succès" si aucune erreur ne se produit. Le P-Tile Avalon
Conception de streaming example prend en charge les configurations suivantes :
- Point de terminaison Gen4 x16
- Point de terminaison Gen3 x16
- Point de terminaison Gen4 x8x8
- Point de terminaison Gen3 x8x8
Note: Le banc de test de simulation pour la conception PCIe x8x8 PIO example est configuré pour une seule liaison PCIe x8 bien que la conception actuelle implémente deux liaisons PCIe x8.
Note: Cette conception exampLe fichier ne prend en charge que les paramètres par défaut dans l'éditeur de paramètres de P-tile Avalon Streaming IP pour PCI Express.
Figure 3. Contenu du système Platform Designer pour P-Tile Avalon Streaming PCI Express 1 × 16 PIO Design Example
Le concepteur de plate-forme génère cette conception pour un maximum de variantes Gen4 x16.
Figure 4. Contenu du système Platform Designer pour P-Tile Avalon Streaming PCI Express 2 × 8 PIO Design Example
Le concepteur de plate-forme génère cette conception pour un maximum de variantes Gen4 x8x8.
1.2. Description fonctionnelle de l'ex de conception de la virtualisation d'E/S à racine unique (SR-IOV)ample
La conception SR-IOV example effectue des transferts de mémoire d'un processeur hôte vers un périphérique cible. Il prend en charge jusqu'à deux PF et 32 VF par PF.
La conception SR-IOV example crée automatiquement le files nécessaire pour simuler et compiler dans le logiciel Intel Quartus Prime. Vous pouvez télécharger la conception compilée sur
un kit de développement Intel Stratix® 10 DX ou un kit de développement Intel Agilex™.
Cette conception example comprend les composants suivants :
- La variante de point de terminaison IP (DUT) P-Tile Avalon Streaming (Avalon-ST) générée avec les paramètres que vous avez spécifiés. Ce composant transmet les données TLP reçues à l'application SR-IOV.
- Le composant SR-IOV Application (APPS), qui effectue la traduction nécessaire entre les TLP PCI Express et les écritures et lectures simples d'Avalon-ST dans la mémoire sur puce. Pour le composant SR-IOV APPS, un TLP de lecture de mémoire générera un achèvement avec des données.
- Pour une conception SR-IOV example avec deux PF et 32 VF par PF, il y a 66 emplacements de mémoire que la conception example peut accéder. Les deux PF peuvent accéder à deux emplacements de mémoire, tandis que les 64 VF (2 x 32) peuvent accéder à 64 emplacements de mémoire.
- Une adresse IP de libération de réinitialisation.
Le banc de test de simulation instancie la conception SR-IOV example et un Root Port BFM pour s'interfacer avec le Endpoint cible.
Figure 5. Schéma fonctionnel du concepteur de plate-forme SR-IOV 1 × 16 Design Example banc de test de simulation
Figure 6. Schéma fonctionnel du concepteur de plate-forme SR-IOV 2 × 8 Design Example banc de test de simulation
Le programme de test écrit et relit les données à partir du même emplacement dans la mémoire sur puce sur 2 PF et 32 VF par PF. Il compare les données lues aux données attendues
résultat. Le test signale "Simulation arrêtée car terminée avec succès" si aucune erreur ne se produit.
La conception SR-IOV example prend en charge les configurations suivantes :
- Point de terminaison Gen4 x16
- Point de terminaison Gen3 x16
- Point de terminaison Gen4 x8x8
- Point de terminaison Gen3 x8x8
Figure 7. Contenu du système Platform Designer pour P-Tile Avalon-ST avec SR-IOV pour PCI Express 1×16 Design Example
Figure 8. Contenu du système Platform Designer pour P-Tile Avalon-ST avec SR-IOV pour PCI Express 2×8 Design Example
Guide de démarrage rapide
À l'aide du logiciel Intel Quartus Prime, vous pouvez générer une conception d'E/S programmées (PIO) exampfichier pour Intel FPGA P-Tile Avalon-ST Hard IP for PCI Express* IP core. La conception générée example reflète les paramètres que vous spécifiez. L'ex PIOample transfère les données d'un processeur hôte vers un périphérique cible. Il convient aux applications à faible bande passante. Cette conception example crée automatiquement le files nécessaire pour simuler et compiler dans le logiciel Intel Quartus Prime. Vous pouvez télécharger la conception compilée sur votre carte de développement FPGA. Pour télécharger sur du matériel personnalisé, mettez à jour les paramètres Intel Quartus Prime File (.qsf) avec les bonnes affectations de broches . Figure 9. Étapes de développement pour le Design Example
Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services. * D'autres noms et marques peuvent être revendiqués comme la propriété d'autrui.
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2.1. Structure du répertoire
Figure 10. Structure du répertoire pour l'ex de conception généréeample
2.2. Génération du Design Example
Illustration 11. Procédure
- Dans le logiciel Intel Quartus Prime Pro Edition, créez un nouveau projet (File ➤ Assistant Nouveau projet).
- Spécifiez le répertoire, le nom et l'entité de niveau supérieur.
- Pour Type de projet, acceptez la valeur par défaut, Projet vide. Cliquez sur Suivant.
- Pour ajouter Files cliquez sur Suivant.
- Pour Family, Device & Board Settings sous Family, sélectionnez Intel Agilex ou Intel Stratix 10.
- Si vous avez sélectionné Intel Stratix 10 à la dernière étape, sélectionnez Stratix 10 DX dans le menu déroulant Périphérique.
- Sélectionnez le périphérique cible pour votre conception.
- Cliquez sur Terminer.
- Dans le catalogue d'adresses IP, localisez et ajoutez l'adresse IP matérielle Intel P-Tile Avalon-ST pour PCI Express.
- Dans la boîte de dialogue Nouvelle variante IP, spécifiez un nom pour votre adresse IP. Cliquez sur Créer.
- Dans les onglets Paramètres de niveau supérieur et Paramètres PCIe*, spécifiez les paramètres de votre variante IP. Si vous utilisez la conception SR-IOV example, procédez comme suit pour activer SR-IOV :
un. Dans l'onglet PCIe* Device sous l'onglet PCIe* PCI Express / PCI Capabilities, cochez la case Enable multiple physical functions.
b. Dans l'onglet PCIe* Multifunction and SR-IOV System Settings, cochez la case Enable SR-IOV support et spécifiez le nombre de PF et de VF. Pour les configurations x8, cochez les cases Activer plusieurs fonctions physiques et Activer la prise en charge SR-IOV pour les onglets PCIe0 et PCIe1.
c. Dans l'onglet PCIe* MSI-X sous l'onglet Capacités PCIe* PCI Express/PCI, activez la fonction MSI-X selon les besoins.
ré. Dans l'onglet PCIe* Base Address Registers, activez BAR0 pour PF et VF.
e. Les autres réglages de paramètres ne sont pas pris en charge pour cette conception example. - Sur l'Exampl'onglet Designs, effectuez les sélections suivantes :
un. Pour Example Design Files, activez les options Simulation et Synthèse.
Si vous n'avez pas besoin de ces simulation ou synthèse files, laisser la ou les options correspondantes désactivées réduit considérablement l'example temps de génération de la conception.
b. Pour le format HDL généré, seul Verilog est disponible dans la version actuelle.
c. Pour le kit de développement cible, sélectionnez le kit de développement FPGA Intel Stratix 10 DX P-Tile ES1, le kit de développement FPGA de production Intel Stratix 10 DX P-Tile ou le kit de développement FPGA Intel Agilex F-Series P-Tile ES0.
13. Sélectionnez Générer Example Design pour créer un design exampfichier que vous pouvez simuler et télécharger sur le matériel. Si vous sélectionnez l'une des cartes de développement P-Tile, le périphérique sur cette carte écrase le périphérique précédemment sélectionné dans le projet Intel Quartus Prime si les périphériques sont différents. Lorsque l'invite vous demande de spécifier le répertoire de votre example design, vous pouvez accepter le répertoire par défaut, ./intel_pcie_ptile_ast_0_example_design, ou choisissez un autre répertoire.
Figure 12. Exampl'onglet Motifs
- Cliquez sur Terminer. Vous pouvez enregistrer votre .ip file lorsque vous y êtes invité, mais il n'est pas nécessaire de pouvoir utiliser l'exampla conception.
- Ouvrez l'example projet de conception.
- Compiler l'example projet de conception pour générer le .sof file pour l'ex completampla conception. Cette file est ce que vous téléchargez sur une carte pour effectuer la vérification du matériel.
- Fermez votre example projet de conception.
Notez que vous ne pouvez pas modifier les allocations de broches PCIe dans le projet Intel Quartus Prime. Cependant, pour faciliter le routage des PCB, vous pouvez prendre avantagetage des fonctions d'inversion de voie et d'inversion de polarité prises en charge par cette IP.
2.3. Simulation de la conception Example
La configuration de la simulation implique l'utilisation d'un modèle fonctionnel de bus de port racine (BFM) pour exercer l'IP P-tile Avalon Streaming pour PCIe (DUT), comme indiqué ci-dessous.
chiffre.
Figure 13. Conception PIO Example banc de test de simulation
Pour plus de détails sur le testbench et les modules qu'il contient, reportez-vous à Testbench à la page 15.
L'organigramme suivant montre les étapes pour simuler la conception example:
Figure 14. Procédure
- Passez dans le répertoire de simulation de testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulateur.
- Exécutez le script de simulation pour le simulateur de votre choix. Reportez-vous au tableau ci-dessous.
- Analyser les résultats.
Note: P-Tile ne prend pas en charge les simulations PIPE parallèles.
Tableau 1. Étapes pour exécuter la simulation
| Simulateur | Directeur de travail | Instructions |
| ModelSim* SE, Siemens* EDA QuestaSim* - Intel FPGA Edition | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Appelez vsim (en tapant vsim, ce qui ouvre une fenêtre de console dans laquelle vous pouvez exécuter les commandes suivantes). 2. faites msim_setup.tcl Remarque : Au lieu de suivre les étapes 1 et 2, vous pouvez également saisir : vsim -c -do msim_setup.tcl. 3. ld_debug 4. exécuter -tout 5. Une simulation réussie se termine par le message suivant : "Simulation arrêtée car terminée avec succès !" |
| VCS* | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Tapez sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| suite… | ||
| Simulateur | Directeur de travail | Instructions |
| Remarque : La commande ci-dessus est une commande sur une seule ligne. 2. Une simulation réussie se termine par le message suivant : "Simulation arrêtée car terminée avec succès !" Remarque : Pour exécuter une simulation en mode interactif, procédez comme suit : (si vous avez déjà généré un exécutable simv en mode non interactif, supprimez le simv et simv.diadir) 1. Ouvrez le vcs_setup.sh file et ajoutez une option de débogage à la commande VCS : vcs -debug_access+r 2. Compiler le design exampfichier : sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Lancez la simulation en mode interactif : simv-gui & |
Ce banc d'essai simule jusqu'à une variante Gen4 x16.
La simulation signale "Simulation arrêtée car terminée avec succès" si aucune erreur ne se produit.
2.3.1. Banc d'essai
Le testbench utilise un module de pilote de test, altpcietb_bfm_rp_gen4_x16.sv, pour lancer la configuration et les transactions de mémoire. Au démarrage, le module de pilote de test affiche les informations des registres du port racine et de l'espace de configuration du point de terminaison, afin que vous puissiez établir une corrélation avec les paramètres que vous avez spécifiés à l'aide de l'éditeur de paramètres.
L'exampLe design et le testbench sont générés dynamiquement en fonction de la configuration que vous choisissez pour l'IP P-Tile pour PCIe. Le testbench utilise les paramètres que vous spécifiez dans l'éditeur de paramètres d'Intel Quartus Prime. Ce banc de test simule jusqu'à une liaison PCI Express ×16 en utilisant l'interface série PCI Express. La conception du banc d'essai permet de simuler plus d'une liaison PCI Express à la fois. La figure suivante présente un haut niveau view de la conception PIO example.
Figure 15. Conception PIO Example banc de test de simulation
Le niveau supérieur du testbench instancie les principaux modules suivants :
- altpcietb_bfm_rp_gen4x16.sv — Il s'agit du port racine PCIe BFM.
//Chemin du répertoire
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip : il s'agit de la conception Endpoint avec les paramètres que vous spécifiez.
//Chemin du répertoire
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip : Ce module est une cible et un initiateur de transactions pour la conception PIO example.
//Chemin du répertoire
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip : ce module est une cible et un initiateur de transactions pour la conception SR-IOV example.
//Chemin du répertoire
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Figure 16. Ex de conception SR-IOVample banc de test de simulation
De plus, le testbench possède des routines qui effectuent les tâches suivantes :
- Génère l'horloge de référence pour le point de terminaison à la fréquence requise.
- Fournit une réinitialisation PCI Express au démarrage.
Pour plus de détails sur le Root Port BFM, reportez-vous au chapitre TestBench du Intel FPGA P-Tile Avalon streaming IP for PCI Express User Guide.
Informations connexes
Intel FPGA P-Tile Avalon streaming IP pour PCI Express Guide de l'utilisateur
2.3.1.1. Module de pilote d'essai
Le module de pilote de test, intel_pcie_ptile_tbed_hwtcl.v, instancie le BFM de niveau supérieur, altpcietb_bfm_top_rp.v.
Le BFM de niveau supérieur effectue les tâches suivantes :
- Instancie le pilote et le moniteur.
- Instancie le port racine BFM.
- Instancie l'interface série.
Le module de configuration, altpcietb_g3bfm_configure.v, effectue les tâches suivantes :
- Configure et attribue les BAR.
- Configure le port racine et le point de terminaison.
- Affiche les paramètres complets de l'espace de configuration, BAR, MSI, MSI-X et AER.
2.3.1.2. Conception PIO Example banc d'essai
La figure ci-dessous montre la conception PIO exampla hiérarchie de conception de la simulation. Les tests pour la conception PIO exampsont définis avec le paramètre apps_type_hwtcl défini sur
3. Les tests exécutés sous cette valeur de paramètre sont définis dans ebfm_cfg_rp_ep_rootport, find_mem_bar et downloop.
Figure 17. Conception PIO ExampHiérarchie de conception de simulation
Le testbench commence par la formation de liens, puis accède à l'espace de configuration de l'IP pour l'énumération. Une tâche appelée down_loop (définie dans le Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) effectue ensuite le test de liaison PCIe. Ce test comprend les étapes suivantes :
- Exécutez une commande d'écriture en mémoire pour écrire un seul mot de passe de données dans la mémoire sur puce derrière le point de terminaison.
- Exécutez une commande de lecture de mémoire pour relire les données de la mémoire sur puce.
- Comparez les données lues avec les données écrites. S'ils correspondent, le test compte comme une réussite.
- Répétez les étapes 1, 2 et 3 pour 10 itérations.
La première écriture en mémoire a lieu vers 219 us. Elle est suivie d'une lecture de la mémoire au niveau de l'interface Avalon-ST RX du P-tile Hard IP pour PCIe. Le TLP d'achèvement apparaît peu de temps après la demande de lecture de la mémoire à l'interface Avalon-ST TX.
2.3.1.3. Ex de conception SR-IOVample banc d'essai
La figure ci-dessous montre la conception SR-IOV exampla hiérarchie de conception de la simulation. Les tests pour la conception SR-IOV examples fichiers sont exécutés par la tâche appelée sriov_test,
qui est défini dans altpcietb_bfm_cfbp.sv.
Figure 18. Ex de conception SR-IOVampHiérarchie de conception de simulation
Le testbench SR-IOV prend en charge jusqu'à deux fonctions physiques (PF) et 32 fonctions virtuelles (VF) par PF.
Le testbench commence par la formation de liens, puis accède à l'espace de configuration de l'IP pour l'énumération. Après cela, il effectue les étapes suivantes :
- Envoyez une demande d'écriture en mémoire à un PF suivie d'une demande de lecture en mémoire pour relire les mêmes données à des fins de comparaison. Si les données lues correspondent aux données écrites, il est
une carte d'accès. Ce test est effectué par la tâche appelée my_test (définie dans altpcietb_bfm_cfbp.v). Ce test est répété deux fois pour chaque PF. - Envoyez une demande d'écriture en mémoire à une VF suivie d'une demande de lecture en mémoire pour relire les mêmes données à des fins de comparaison. Si les données lues correspondent aux données écrites, il est
une carte d'accès. Ce test est effectué par la tâche appelée cfbp_target_test (définie dans altpcietb_bfm_cfbp.v). Ce test est répété pour chaque FV.
La première écriture en mémoire a lieu vers 263 us. Elle est suivie d'une lecture de la mémoire au niveau de l'interface Avalon-ST RX de PF0 de la P-tile Hard IP pour PCIe. Le TLP d'achèvement apparaît peu de temps après la demande de lecture de la mémoire à l'interface Avalon-ST TX.
2.4. Compilation du Design Example
- Aller vers /intel_pcie_ptile_ast_0_example_design/ et ouvrez pcie_ed.qpf.
- Si vous sélectionnez l'un des deux kits de développement suivants, les paramètres liés au VID sont inclus dans le fichier .qsf file du design généré example, et vous n'êtes pas obligé de les ajouter manuellement. Notez que ces paramètres sont spécifiques à la carte.
• Kit de développement FPGA Intel Stratix 10 DX P-Tile ES1
• Kit de développement FPGA de production Intel Stratix 10 DX P-Tile
• Kit de développement FPGA Intel Agilex F-Series P-Tile ES0 - Dans le menu Traitement, sélectionnez Démarrer la compilation.
2.5. Installation du pilote du noyau Linux
Avant de pouvoir tester la conception example matériel, vous devez installer le noyau Linux
chauffeur. Vous pouvez utiliser ce pilote pour effectuer les tests suivants :
• Un test de liaison PCIe qui effectue 100 écritures et lectures
• Espace mémoire DWORD
lit et écrit
• L'espace de configuration DWORD lit et écrit
(1)
De plus, vous pouvez utiliser le pilote pour modifier la valeur des paramètres suivants :
• La BAR utilisée
• L'appareil sélectionné (en spécifiant les numéros de bus, d'appareil et de fonction (BDF) pour
le dispositif)
Effectuez les étapes suivantes pour installer le pilote du noyau :
- Accédez à ./software/kernel/linux sous l'example répertoire de génération de design.
- Modifier les autorisations d'installation, de chargement et de déchargement files:
$ chmod 777 installer charger décharger - Installez le pilote :
$ sudo ./installer - Vérifiez l'installation du pilote :
$lsmod | grep intel_fpga_pcie_drv
Résultat attendu :
intel_fpga_pcie_drv 17792 0 - Vérifiez que Linux reconnaît la conception PCIe example:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Note: Si vous avez modifié l'ID fournisseur, remplacez le nouvel ID fournisseur par celui d'Intel.
ID du fournisseur dans cette commande.
Résultat attendu :
Pilote du noyau utilisé : intel_fpga_pcie_drv
2.6. Exécution de Design Example
Voici les opérations de test que vous pouvez effectuer sur la conception P-Tile Avalon-ST PCIe examples:
- Dans ce guide de l'utilisateur, les termes word, DWORD et QWORD ont la même signification que dans la spécification de base PCI Express. Un mot est de 16 bits, un DWORD est de 32 bits et un QWORD est de 64 bits.
Tableau 2. Opérations de test prises en charge par le P-Tile Avalon-ST PCIe Design Examples
| Opérations | BARRE requise | Pris en charge par P-Tile Avalon-ST PCIe Design Example |
| 0 : test de lien – 100 écritures et lectures | 0 | Oui |
| 1 : écriture de l'espace mémoire | 0 | Oui |
| 2 : Lire l'espace mémoire | 0 | Oui |
| 3 : Écrire dans l'espace de configuration | N / A | Oui |
| 4 : Lire l'espace de configuration | N / A | Oui |
| 5 : Changer de barre | N / A | Oui |
| 6 : Changer d'appareil | N / A | Oui |
| 7 : Activer SR-IOV | N / A | Oui (*) |
| 8 : Effectuez un test de liaison pour chaque fonction virtuelle activée appartenant à l'appareil actuel | N / A | Oui (*) |
| 9 : Effectuez une DMA | N / A | Non |
| 10 : Quitter le programme | N / A | Oui |
Remarque : (*) Ces opérations de test ne sont disponibles que lorsque la conception SR-IOV exampfichier est sélectionné.
2.6.1. Exécution de PIO Design Example
- Accédez à ./software/user/example sous le design example répertoire.
- Compiler le design exampl'application :
$ faire - Exécutez le test :
$ sudo ./intel_fpga_pcie_link_test
Vous pouvez exécuter le test de liaison Intel FPGA IP PCIe en mode manuel ou automatique. Choisissez parmi:
• En mode automatique, l'application sélectionne automatiquement l'appareil. Le test sélectionne le périphérique Intel PCIe avec le BDF le plus bas en faisant correspondre l'ID du fournisseur.
Le test sélectionne également la BAR disponible la plus basse.
• En mode manuel, le test vous demande le numéro de bus, d'appareil, de fonction et BAR.
Pour le kit de développement Intel Stratix 10 DX ou Intel Agilex, vous pouvez déterminer le
BDF en tapant la commande suivante :
$ lspci -d 1172 :
4. Voici sample transcripts pour les modes automatique et manuel :
Mode automatique :
Mode manuel :
Informations connexes
Inspecteur de liaison PCIe terminéview
Utilisez l'inspecteur de lien PCIe pour surveiller le lien au niveau des couches physiques, de liaison de données et de transaction.
2.6.2. Exécution de SR-IOV Design Example
Voici les étapes pour tester la conception SR-IOV example sur le matériel :
- Exécutez le test de liaison Intel FPGA IP PCIe en exécutant sudo ./
commande intel_fpga_pcie_link_test puis sélectionnez l'option 1 :
Sélectionnez manuellement un appareil. - Entrez le BDF de la fonction physique pour laquelle les fonctions virtuelles sont allouées.
- Entrez BAR "0" pour passer au menu de test.
- Entrez l'option 7 pour activer SR-IOV pour le périphérique actuel.
- Saisissez le nombre de fonctions virtuelles à activer pour l'appareil actuel.
- Entrez l'option 8 pour effectuer un test de liaison pour chaque fonction virtuelle activée allouée à la fonction physique. L'application de test de liaison effectuera 100 écritures en mémoire avec un seul dword de données chacune, puis relira les données pour vérification. L'application imprimera le nombre de fonctions virtuelles qui ont échoué au test de liaison à la fin du test.
7. Dans un nouveau terminal, exécutez lspci –d 1172 : | grep -c "Altera" commande pour vérifier l'énumération des PF et des VF. Le résultat attendu est la somme du nombre de fonctions physiques et du nombre de fonctions virtuelles.
P-tile Avalon Streaming IP pour la conception PCI Express
Example Guide de l'utilisateur Archives
Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services. * D'autres noms et marques peuvent être revendiqués comme la propriété d'autrui.
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9001:2015
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Historique de révision du document pour Intel P-Tile Avalon
Streaming Hard IP pour PCIe Design Example Guide de l'utilisateur
| Version du document | Version Intel Quartus Prime | Version IP | Changements |
| 2021.10.04 | 21.3 | 6.0.0 | Modification des configurations prises en charge pour la conception SR-IOV example de Gen3 x16 EP et Gen4 x16 EP à Gen3 x8 EP et Gen4 x8 EP dans la description fonctionnelle de l'Ex de conception de la virtualisation d'E/S à racine unique (SR-IOV)ampla section. Ajout de la prise en charge du kit de développement FPGA de production Intel Stratix 10 DX P-tile à l'Ex Génération de la conceptionampla section. |
| 2021.07.01 | 21.2 | 5.0.0 | Suppression des formes d'onde de simulation pour la conception PIO et SR-IOV exampchiers de la section Simuler le Design Example. Mise à jour de la commande pour afficher le BDF dans la section Exécution de PIO Design Example. |
| 2020.10.05 | 20.3 | 3.1.0 | Suppression de la section Registres depuis l'ex de conception d'Avalon Streamingamples fichiers n'ont pas de registre de contrôle. |
| 2020.07.10 | 20.2 | 3.0.0 | Ajout de formes d'onde de simulation, de descriptions de cas de test et de descriptions de résultats de test pour la conception examples. Ajout d'instructions de simulation pour le simulateur ModelSim à l'Ex Simulation de la conceptionampla section. |
| 2020.05.07 | 20.1 | 2.0.0 | Mise à jour du titre du document sur Intel FPGA P-Tile Avalon streaming IP for PCI Express Design Example Guide de l'utilisateur pour répondre aux nouvelles directives légales de dénomination. Mise à jour de la commande de simulation du mode interactif VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Ajout de la conception SR-IOV exampla description. |
| 2019.11.13 | 19.3 | 1.0.0 | Ajout du point de terminaison Gen4 x8 et du point de terminaison Gen3 x8 à la liste des configurations prises en charge. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Version initiale. |
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ID: 683038
UG-20234
Version: 2021.10.04
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